Docstoc

RANGKAIAN SEKUNSIAL DAN KOMBINASIONAL

Document Sample
RANGKAIAN SEKUNSIAL DAN KOMBINASIONAL Powered By Docstoc
					                           TUGAS

        MAKALAH ELEKTRONOKA DIGITAL

                         TENTANG

    RANGKAIAN SEKUNSIAL DAN KOMBINASIONAL




        Nama : Ryco Adi Senjaya ( 310521005 )

              Bahtiar Bondan Setyanugraha ( 3105211010 )

              Jisnu Suryo Alogo ( 3105211011 )

        Prodi : Sistem Komputer



        UNIVERSITAS TEKNOLOGI YOGYAKARTA

                 TAHUN AJARAN 2010 / 2011




1
Pendahuluan
       Dalam sebuah rangkaian elektronik terutama pada rangkaian jam digial maupun analog,
Rangkaian Sekuensial atau pun Rangkaian Kombinasional memang tidak dapat dipisahkan dari
sebuah rangkaian yang menjurus pada sebuah rangkain jam. Sesuai fungsinya, Rangkaian
Sekuensial biasa digunakan pada jam jenis analog atau yang sering disebut oleh banyak
masyarakat sebagai jam berjarum. Sedangkan Rangkaian Kombinasional dan sesuai fungsinya
juga, biasa digunakan pada jam yang berjenis atau yang bermesin digital. Didalam rangkaian
sekuensial maupun rangkaian kombinasial terdapat juga beberapa jenis input maupun output
yang dinamakan sebagai –flip –flop. Didalam makalah ini juga disediakan macam-macam –flip –
flop beserta fugsi dan kegunaannya. Seain itu, penerapan dan perancangan juga menjadi pokok
bahasan dalam makalah ini. Untuk lebih lengkapnya, pembaca dapat membaca penjelasan-
penjelasan tentang rangkian-rangkian tersebut beserta atribut-atribut lengkap yang ada didalam
penulisan makalah ini.

Rumusan Masalah
       Apakah yang perlu diketaui tentang defisinisi dari sebuah rangkaian sekuensial?
       Apakah perbedaan antara rangkaian sekuensial dan rangkaian kombinasional?
       Apakah yang dimaksud dengan pengertian –flip –flop dan jenis-jenisnya?
       Bagaimanakah cara merancang dan menerapkan rangkaian-rangkaian tersebut ?

Latar Belakang
       Karena didalam sebuah jam digital maupun analog membutuhkan sebuah system
rangkaian yang berbeda, maka rangkaian Sekuensial dan rangkaian Kombinasional dapat
digunakan sesuai perbedaan fungsi dan penerapannya.

Tujuan
Tujuan dari pembahasan makalah ini adalah:
    1. Agar pembaca/mahasiswa dapat mengetahui definisi dari rangkaian Sekuensial
    2. Agar pembaca/mahasiswa dapat mengetahui perbedaan antara rangkaian sekuensial dan
       rangkaian kombinasional.
    3. Dapat mengetahui atribut tentang –flip –flop, fungsi, arti, macam, contoh rangkaian dan
       penjelasan dari –flip –flop tersebut.
    4. Dapat merancang sera menerapkannya pada sebuah rangkaian jam anlog dan digital.




2
Daftar Isi

Pendahulauan……………………………………………………………………………….2

      Rumusan Masalah…………………………………………………………………..2

      Latar Balakang……………………………………………………………………...2

      Tujuan………………………………………………………………………………2

Definisi Rangkaian Sekuensial……………………………………………………………..4

Perbedaan Rangkaian Sekuensial dengan Rangkaian Kombinasional……………………..4

Macam-macam –flip –flop…………………………………………………………………4

Contoh Penerapan dan Perancangan Rangkaian Sekuensial……………………………….6

      Setatemen Proses…………………………………………………………………..6

      Struktur…………………………………………………………………………….6

      Sensitifity List……………………………………………………………………..6

      Statement Sekuensial………………………………………………………………7

      CASE sekuensial…………………………………………………………………..8




3
Definisi Rangkaian Sekuensial

       Rangkaian sekuensial merupakan rangkaian logika yang keadaan outputnya tergantung
        pada keadaan input-inputnya juga tergantung pada keadaan output sebelumnya.
        Rangkaian ini juga didefenisikan sebagai rangkaian logika yang outputnya tergantung
        waktu.

Perbedaan Rangkaian Sekuensial dengan Rangkaian Kombinasional

       Rangkaian kombinasional terdiri dari gerbang logika yang memiliki output yang selalu
        tergantung pada kombinasi input yang ada.Rangkaian kombinasional melakukan operasi
        yang dapat ditentukan secara logika dengan memakai sebuah fungsi Boolean, sedangkan
       Rangkaian sekuensial merupakan rangkaian logika yang keadaan outputnya tergantung
        pada keadaan input-inputnya juga tergantung pada keadaan output sebelumnya.
        Rangkaian ini juga didefenisikan sebagai rangkaian logika yang outputnya tergantung
        waktu.

Macam-macam flip-flop :

       RS -flip -flop
       D -flip -flop
       JK -flip -flop
       T-flip -flop

Analisa dan Desain Rangkaian Sekuensial

flip-flop adalah multivibratorbistabil, dimana keluarannya adalah suatu tegangan rendah (0) atau
tinggi (1). Keluaran ini tetap rendah atau tinggi selama belum ada masukkan yang merubah
keadaantersebut. Rangkaian yang bersangkutan harus di-drive (dikendalikan) oleh satu
masukkan yang disebu tpemicu (trigger). Keadaan tersebut akan berubah kembal ibila ada
masukkan pemicu lagi.

       RS Flip-flop mempunyai dua masukan dan dua keluaran. 2 input yaitu, S=Set dan
        R=Reset. 2 output yaitu Q dan. Bertindak sebagai 1 bit memori dengan output Q sebaga




4
        ini laibit tersebut. S=1, R=1 tidak dibenarkan (tidak boleh diset serentak) karena akan
        menghasilkan output yang tidak konsisten.
       D- Flip- Flop, Modifikasi dari RS flip-flop dengan tambahan gerbang pembalik pada
        masukan R sehingga masukan R merupakan komplemen dari masukan S. Saat D = 0
        keadaan flip-flop reset (Q = 0) sedangkan bila D = 1 maka keadaan flip-flop set (Q = 1).




5
6
       JK Flip-flop Flip-flop ini mempunyai dua masukan dan dua keluaran, dimana salah satu
        keluarannya (y) berfungsi sebagai komplemen. Flip-flop JK dapat dibentuk dari
        kombinasi empat gerbang NAND, flip-flop ini tidak memiliki keadaan terlarang seperti
        yang terdapat pada flip-flop RS.




       T-Flip-flop Merupakan modifikasidari JK flip-flop, dengan menggabungkan
        keduamasukan J dan K sehinga keluaran (y) akan berubah-ubah sesuai perubahan pada
        clocknya.




Contoh Penerapan dan Perancangan Sirkuit Sekuensial
Statement VHDL untuk rangakian sekuensial

Statement Process
Untuk membuat sebuah rangkaian sekuensial, kita memerlukan eksekusi statement secara
sekuensial seperti pada bahasa pemrograman umumnya (C, C++, paskal, dll). Dalam sebuah
architecture dari VHDL, semua statement di eksekusi secara bersamaan (concurrent). Tetapi


7
ada statement khusus, yaitu PROCESS, dimana semua statement VHDL di dalam statement
ini akan dieksekusi secara sekuensial.

Strukutur

label : PROCESS(sensitivity_list)
BEGIN
Statement..1
Statement..2
Statement..3
END

Gambar II.1 Struktur Statement Process.

Seperti terlihat pada Gambar II.1 statement_1, statement_2, statement_3 akan di proses
secara berurutan. Setelah statement_3 di eksekusi, maka prosess akan kembali meng
ekseskusi statement_1.

Sensitifity List
Sensitifity List adalah list dari satu atau lebih signal, yang apabila nilai salah satunya berubah,
maka statement di dalam process akan di eksekusi. Contoh yang mudah dalam penggunaan
sensivity list adalah penggunakan clock dalam sebuah rangkaian kombinasional. Sebuah
rangkaian sekuensial, selalu di eksekusi berdasarkan berubahanya nilai signal clock. Dengan
demikian penggunaan sensivifity list dapat dibeuat sebagai berikut:

PROCESS(clock)
BEGIN
Statement..1
Statement..2
Statement..3
END

Gambar II.2 Signal clock sebagai sensivity list dari rangkaian sekuensial.

Dari contoh di atas, statement akan di eksekusi apabila nilai clock berubah dari 1 ke 0 atau
dari 0 ke 1.

Statement Sekuensial
Pada bagian ini akan dibahas beberapa statement VHDL yang dipakai secara sekuensial di
dalam statement PROCESS.

IF Statement
Struktur statement IF tersebut dapat dilihat pada Gambar II.2:
IF condition THEN
Statement_1…
[ELSIF condition THEN


8
statement_1…]
[ELSE
statement_1…]
END IF;

Gambar II.3 Struktur Statement Process. Catatan: statement di dalam tanda “[ ]” berupa
optional.

Sama seperti bahasa pemrograman umumnya, statement di dalam IF hanya akan dieksekusi
apabila kondisi dari IF atau ELSIF tersebut terpenuhi. Kondisi tersebut harus dibuat dalam
bentuk ekspressi yang BOOLEAN yaitu yang menghasilkan kondisi TRUE atau FALSE.
Apabila tidak terpenuhi, maka kondisi pada ELSE yang akan di eksekusi.
Beberapa contoh kondisi untuk statement IF adalah sebagai berikut:

Contoh 1:
IF reset =‟1‟ THEN
data <= “00000000”;
ELSIF increment=‟1‟ THEN
data <= data + “00000001”;
ELSE
data <= data;
END IF;
Contoh 2:
IF en =‟1‟ AND counter<”1111” THEN
data <= data + “00000001”;
ELSE
data <= “00000000”;
END IF;
Gambar II.4 Contoh pembuatan condition statement dari IF.

Pada contoh 1 terlihat bahwa jika signal reset bernilai „1‟, maka signal data akan di beri nilai
“00000000”. Dalam kondisi lainnya, yaitu bila reset=‟0‟ dan signal increment=‟1‟, maka nilai
dari signal data akan di tambah sebesar satu. Dan apabila kedua kondisi tersebut tidak terpenuhi,
yaitu reset=‟0‟ dan increment=‟0‟, maka niali dari signal data akan tetap “00000000”.

Contoh 2 menunjukan kondisi yang hamper sama, hanya diperlihatkan penggunaan tanda < dan
statement “AND”. Berbagai operasi aritmatik dapat kita tempatkan di dalam condition tersebut,
selama hasil yang diperoleh bernilai TRUE/‟1‟ atau FASLE/‟0‟.

Meskipun kondisi ELSE merupakan suatu optional, untuk menjamin rangkaian yang disintesis
dari deskripsi VHDL tersebut mengahsilkan rangkaian sesuai dengan yang diharapkan, maka
usahakan untuk selalu membuat statement dalam kondisi ELSE.

CASE Statement
Struktur statement CASE tersebut dapat dilihat pada Gambar II.5:



9
CASE expression IS
Statement_1…
WHEN pilihan(|pilihan) =>
statement_1…;
WHEN pilihan(|pilihan) =>
statement_1…;
…
WHEN OTHERS =>
statement_1…;
END CASE;
Gambar II.5 Struktur Statement CASE. Catatan: statement di dalam tanda “[ ]” berupa
optional.

Statement CASE dipakai untuk meng-assign suatu signal yang memiliki beberapa alternative
kondisi. Signal yang menjadi kondisi ditempatkan sebagai expresi dari CASE statement.
Masing-masing kondisi di wakili oleh WHEN statement. Jika expresi memenuhi salah satu
pilihan, maka statement yang mengikuti WHEN pilihan=> tersebut akan di eksekusi secara
sekuensial.




Contoh penggunaannya sebagai berikut :

CASE mode IS
WHEN add =>
acc <= a+b;
WHEN sub =>
acc <= a-b;
WHEN OTHERS
acc <= a;
END CASE;

Pada contoh di atas, mode sebagai ekspresi di cek nilainya, sehingga menentukan operasi apa
yang dilakukan sehingga menghasilkan nilai untuk acc.




10

				
DOCUMENT INFO
Tags:
Stats:
views:3376
posted:6/7/2011
language:Indonesian
pages:10