Studie 7 FPGA-Programmierung und by pengxiuhui

VIEWS: 90 PAGES: 74

									                                      Studie 7:

           FPGA-Programmierung und Chipdesign


Präambel:


Diese Studie untersucht die Möglichkeiten der Anpassung von Elektronik-Hardware auf die
jeweiligen Anforderungen von speziellen Anwendungen.



Dabei reicht die Bandbreite von vorstellbaren ASIC („Application specific Integrated
Circuits“) Lösungen von der Verwendung von frei programmierbaren Bausteinen („field
programmable gate Arrays“, FPGAs) bis hin zur rein anwendungsspezifischer Hardware-
Bausteine, („Full-Custom ASICs).



Zunächst wird der State-of-the-Art an ausgewählten Referenzlösungen analysiert, wobei
etliche gängige Beispiele verwendet wurden um die Vorgehensweise also auch die Lösungen
zu illustrieren.



Ebenso wurden die verschiedenen Möglichkeiten der Softwareerstellung vorgestellt.



Ein besonderes Augenmerk wurde darauf gelegt eine Art Leitfaden für Firmen zu erstellen,
die sich über die Möglichkeiten der ASIC Technologie informieren wollen und/oder diese als
weitere Möglichkeit in Ihren Entwicklungsprojekten in betracht ziehen.



Weiters wurde eine Kostenanalyse durchgeführt, die den Kostenvorteil von rein integrierten
Hardwarelösungen in Vergleich zu programmierbaren Lösungen berechnet.




                                                                                        1
Inhaltsverzeichnis
1) State-of-the-Art Analyse........................................................................................................ 4
   1.1) Übersicht über den Technologiebaum ............................................................................ 4
      1.1.1) Standard Technologien ............................................................................................ 7
      1.1.2) Chipklassen und häufig verwendete Fachbegriffe ................................................. 10
      1.1.2) Neue und neueste Entwicklungen – Programmierbare Analoge Arrays ............... 12
   1.2) Programmierbare ASIC’s, mit Schwerpunkt FPGA..................................................... 13
      1.2.1) Einführung in die Technologie .............................................................................. 13
      1.2.2) Vor- und Nachteile der FPGA Technologie .......................................................... 15
      1.2.2.1) Im Hinblick auf die Lehre.................................................................................. 16
      1.2.2.2) Im Hinblick auf Forschung ................................................................................. 17
      1.2.2.3) Im Hinblick auf Produkte.................................................................................... 17
      1.2.3) Übersicht der aktuellen Produktlinien / Marktübersicht........................................ 18
      1.2.4) Marktanteile ........................................................................................................... 19
      1.2.5) Beschreibende Herstellerübersicht........................................................................ 19
      1.2.5.1) Xilinx .................................................................................................................. 20
      1.2.5.2) Actel.................................................................................................................... 21
      1.2.5.3) Lattice ................................................................................................................. 22
      1.2.5.4) Altera................................................................................................................... 22
      1.2.4) Anwendungsbeispiel für die Verwendung eines FPGA anstelle von
      Standardbauteilen: Das DSL Modem............................................................................... 23
   1.3) Semi/Full Custom ASIC Technologie .......................................................................... 25
      1.3.1) Einführung in die Technologie .............................................................................. 25
      1.3.2) Vor- und Nachteile der Semi-/Full Custom Technologie ...................................... 25
      1.3.2.1) Im Hinblick auf: Lehre........................................................................................ 25
      1.3.2.2) Im Hinblick auf: Forschung ................................................................................ 25
      1.3.2.3) Im Hinblick auf: Produkt .................................................................................... 26
      1.3.3) Übersicht der aktuellen Produktlinien ................................................................... 27
      1.3.4) Semi Custom ASIC / FPGA: Die Virtex 4 Linie.................................................. 28
   1.4) Programmierbare Mixed Signal Solutions (SOIC/FPAA)............................................ 29
      1.4.1) Einführung in die Technologie .............................................................................. 29
      1.4.2) Vor- und Nachteile der Technologie...................................................................... 30
      1.3.2.1) Im Hinblick auf die Lehre.................................................................................. 30
      1.3.2.2) Im Hinblick auf: Forschung ................................................................................ 30
      1.3.2.3) Im Hinblick auf ein Produkt ............................................................................... 31
   1.4 Überblick über einzelne Hersteller................................................................................. 31
2) Anwendungsschwerpunkt FPGA......................................................................................... 32
   2.1) Anwendungsgebiete, Einsatzmöglichkeiten ................................................................. 32
      2.1.1) Anwendung als Prototypen .................................................................................... 32
      2.1.2) Anwendungen mit kurzem oder charakteristischem Produktlebenszyklus............ 32
      2.1.3 Anwendungen in geringen Stückzahlen.................................................................. 33
      2.1.4 Anwendungsspezifische Hardware ......................................................................... 33
      2.1.5 Spezielle Anwendungen für FPGA’s mit Antifuse Technologie. ........................... 33
      2.2.1) Auswahl eines FPGA-Entwicklungs Partners ....................................................... 33
      2.2.2) Auswahl der FPGA Technologie in Abhängigkeit zur Anwendung ..................... 34
3) Anwendungsschwerpunkt Semi-/Full-Custom ASIC .......................................................... 35
   3.1) Anwendungsgebiete ...................................................................................................... 35
      3.2.1) Auswahl des ASIC-Entwicklungs-Partners ........................................................... 35
4) Anwendungschwerpunkt: Mixed Signal Solutions.............................................................. 37
   4.1) Anwendungsgebiete, Einsatzmöglichkeiten ................................................................. 37

                                                                                                                                         2
   4.2) Anwendungsbeispiel: Sensor Interface......................................................................... 37
5) Kaufmännische Überlegungen............................................................................................. 38
   5.1) Kostenbetrachtung allgemein........................................................................................ 38
   5.2) Kostenrechnung im Fall Q-Check für:.......................................................................... 39
      5.2.1) Exemplarische Kostenrechnung am Fall eines für Anwendung: FPGA................ 39
      5.2.2) Exemplarische Kostenrechnung am Fall eines für Anwendung: Semi Custom
      ASIC................................................................................................................................. 39
      5.2.3) Exemplarische Kostenrechnung am Fall eines für Anwendung: Full Custom
      Mixed Signal SOIC .......................................................................................................... 40
6) Zusammenfassung................................................................................................................ 42
   6.1) Wann ist welche Technologie vorzuziehen?................................................................. 42
   6.2) Wie wird sich der Markt zukünftig entwickeln?........................................................... 45
      6.2.1) Full Custom ASIC: Immer mehr für kleine Stückzahlen relevant......................... 46
      6.2.2) FPGA im Aufwind. Wirklich?............................................................................... 46
      6.2.3) Übergang zur 3D Fertigung. Chipstapelung .......................................................... 47
      6.2.4) Bleifreie Chips ab Mitte 2006................................................................................ 47
7) Sprachen zur FPGA - Programmierung und zum Chipdesign............................................. 49
   7.1) Verilog / VHDL ............................................................................................................ 49
   7.2) System C ....................................................................................................................... 50
8. Tools für die Entwicklung von ASIC’s, insbesondere FPGA’s........................................... 54
   8.1) ASIC / FPGA Entwicklung basierend auf bestehenden Hardwarelösungen ................ 54
   8.2) Spezifikation ................................................................................................................. 55
   8.3) Kodierung ..................................................................................................................... 56
   8.4) Synthese ........................................................................................................................ 57
   8.5) Layout ........................................................................................................................... 61
   8.6) ASIC – Produktion........................................................................................................ 62
   8.7) Praktisches Beispiel einer Entscheidung für FPGA (ASCOM Anwendung Video) .... 63
      8.7.1)     Einleitung ......................................................................................................... 63
      8.7.2)     Entscheidung .................................................................................................... 63
      8.7.3)     Aufgabenstellung: ASCOM-Produkte ............................................................. 63
      8.7.4)     Kriterien für die Entscheidung für eine FPGA – Lösung................................. 64




                                                                                                                                            3
1) State-of-the-Art Analyse

Ziel dieser Studie ist es -unter anderem- Firmen, die einen Einstieg in die komplexe Welt der
ASIC’s suchen, eine Hilfestellung zu bieten. In diesem Kapitel soll ein Überblick über die
aktuellen Technologien und die Fachterminologie gegeben werden. Zunächst besteht oft das
Missverständnis, dass FPGA und ASIC völlig unterschiedliche Kategorien zuzuordnen sind.
Deshalb werden im Folgenden der Technologiebaum, sowie Spezialanwendungen hierzu
näher besprochen.



1.1) Übersicht über den Technologiebaum


Seit dem Anfang der Mikroelektronik im Jahr 1958 durch die Entwicklung des ersten IC hat
sich die Technologie schnell weiterentwickelt. Maßgebend waren hierfür Firmen wie Texas
Instruments, Burr Brown (heute von TI aufgekauft), Analog Devices und National
Instruments. Von einer 1970 - 1980 noch breiteren Basis der mitwirkenden Firmen hat die
schnell zunehmende Erhöhung der Investitionskosten dazu geführt, dass es heute nur noch
wenige „Global Players“ im Bereich der Chipfertigung und –Entwicklung gibt. Folgende
Grafik soll diese „Explosion“ der Investitionskosten veranschaulichen:


                                       Kosten pro Fab

                 100000



                 10000
                                                                                0,08
                                                                        0,13 µm/0,1 µm
   Millionen €




                                                                     0,18 µmµm
                                                                 0,25 µm
                  1000                                       0,35 µm
                                                         0,5 µm
                                                     0,7 µm
                                                  1 µm
                                             1,5 µm
                   100                2 µm
                                   3 µm
                            5 µm
                    10
                     1975    1980      1985       1990          1995   2000   2005    2010
                                                         Jahr



                                                                                             4
Dieser Trend von etwa einem Faktor 10 an Kosten pro 10 Jahren wird auch in absehbarer
Zukunft anhalten. Weiters haben die technologischen Entwicklungen in Richtung Submikron
Bereich und höhere Taktfrequenzen die NRE-Kosten (Non Recurring Costs, Einmalige
Entwicklungskosten) in immer größere Höhen getrieben. Freilich steht dahinter ein ständig
zunehmender weltweiter Massenmarkt; aber auch dieser führt letztlich zur Konzentration auf
Technologie- und Marktführer, die ausreichende Finanzkraft besitzen.


Da aber gerade in der Branche der Speicher und Mikroprozessoren diese Kosten im
Millionenbereich aufgrund der gewaltigen Umsätze (ASIC’s machen ca. ¼ des gesamten
weltweiten Jahresumsatzes mit Mikroelektronik aus) toleriert werden, ist dies für eine KMU
sehr zum Nachteil. Die NRE-Kosten sind für kleinere Stückzahlen einer KMU ähnlich dann
genauso kalkuliert wie für den Massenbereich eines Großkonzerns.

Folgende Graphik soll dies veranschaulichen:

                                     NRE-Kosten
                           (Masken- und Prototypenfertigung)

       1000




       100


                                                                                     Gate Array
  T€




                                                                                     Standard Cell

        10




         1
          10µ   5µ    3µ    2µ   1,5µ   1,0µ   0,7µ   0,5µ   0,35µ   0,25µ   0,18µ    0,13µ   0,1µ




Hier ist der Trend in etwa der Faktor 2 pro Generation. Diese Kostenexplosion hat ihren
Hintergrund in der Maskenerstellung für die Chipfertigung. In den letzten 10 Jahren geht man
immer mehr an die physikalischen Grenzen der Machbarkeit; deshalb muss z.B.: in der
Belichtung solcher Masken schon mit Phasenshift- und Röntgenverfahren gearbeitet werden.



                                                                                                     5
Auch an die Siliziumwafer werden mittlerweile extremste Anforderungen an Reinheit und
Größe gestellt.


Was bedeutet das für ein KMU?


       1) Der Einstieg in die ASIC Technologie kann nur in Anlehnung an bestehende und
       geprüfte Technologien erfolgen. Eine spezielle Eigenentwicklung für eine Anwendung
       ist in 99% aller Fälle zu teuer. Somit wird eine ASIC Entwicklung aus einer
       Zusammensetzung von zugekauftem IP bestehen.


       2) Es herrscht eine Abhängigkeit von den „Global Players“ in Bezug auf
       Zukunftsentwicklungen      und    aktuell   verfügbare      Chips.   (z.B.:    Taktraten,
       Rechenleistungen, Bussysteme)


       3) Die Basiskosten für den Einstieg sind je nach angestrebter ASIC-Technologie
       durchaus gleich um 10-er Potenzen unterschiedlich


Die ersten beiden Punkte sind für eine KMU jedoch kein Problem. Ein internationaler
Konzern (wie z.B.: TI oder Xilinx) wird langfristig verfügbare und qualitativ hochwertige
Produktlinien in ausreichender Bandbreite zur Verfügung stellen.
Auch die Fragestellung des „Übersehens“ neuer, bahnbrechender Technologie stellt sich
nicht, da aktuell kein einziger neuer Mitspieler auf den Chipmärkten abzusehen ist.
(ElektronikMarkt 2004/Umfrage).


Bleibt also Punkt 3 übrig, der oft die Hauptfrage einer ASIC Entwicklung darstellt:
Welchen ASIC Typ soll man für seine spezielle Applikation man einsetzen?




                                                                                              6
1.1.1) Standard Technologien


Im folgenden soll nun ein Überblick über die Standardtechnologien des ASIC’s ‚(Application
specific integrated Circuit) gegeben werden. Dem Begriff ASIC werden generell 3 Typen von
IC’s zugewiesen:
a)         Programmierbare ASIC’s:
           Bekannteste Vertreter sind hier der FPGA und der CPLD. Diese Chips können vom
           Anwender (hier die KMU) frei programmiert werden. Die allermeisten Anwendungen
           sind hier rein digitaler Natur.
b)         Semi Custom ASIC’s:
           Das Gate Array ist in dieser Klasse die wichtigste Linie. Diese Chips werden von der
           Fab bis zum letzten Prozessschritt vorgefertigt. Der Anwender muss nur noch die
           einzelnen    Blöcke/Transistoren       des    Gate     Arrays    nach     seiner   Vorgabe
           konfigurieren/verbinden. Diese Entwicklung von Semi-Custom ASIC’s wird in den
           meisten Fällen von Design Centern durchgeführt. Mit dieser Klasse kann man digitale
           wie einfache analoge Anwendungen implementieren.
c)         Full Custom ASIC’s:
           Diese Klasse wird für sehr komplexe digitale, analoge, wie auch mixed mode
           Anwendungen eingesetzt. Diese rein im Auftrag von einer Chip-Fab erstellten Chips
           sind fest verdrahtet, d.h. ihr innerer Aufbau ist fixiert.



                                       Application Specific IC


     Program mable ASIC                Semi Custom ASIC                    Custon ASIC


     PLD                               Gate Array                          Cell Based IC


           FPGA                                Linear Array                        Full Custom IC


                 Memories


                          MCU
Neben diesem graphischen Überblick soll mit der folgenden Graphik eine allgemeine
Übersicht über die wichtigsten Kriterien dieser ASIC Derivate geschaffen werden

                                                                                                    7
                                                                                  ma ximal




                                                                                   Mixed Mode
 Full Custom IC                      Stückzahl       NRE-Kosten     Komplexität
                     Full Custom

                     Cell Based




 Semi-Custom IC
                     Linear Arra y


                     Gate Array




                                                                                  Digital
 Program mable IC        FPGA


                          PLD
                                                     Stückkosten
                                                                      minimal
Die Positionierung bezüglich Komplexität und Geschwindigkeit kann man wie unten
dargestellt nochmals detaillierter darstellen. Bezüglich des Punktes der gleichen maximalen
Geschwindigkeit von FPGA und Semi-Custom ASIC’s gab es verschiedene Aussagen in der
Literatur, wie auch im Internet. Die Hersteller der FPGA’s trafen jedoch die Aussage, dass
ihre Produkte mindestens so schnell wären wie die der Semi-Custom ASIC’s.
Dementsprechend sind sie auch in dieser Graphik platziert.


 Geschwindigkeit




           Semi-Custom




                                       Full-Custom
        FPGA



        Controller
       Prozessoren

                                                                  Komplexität

                                                                                                8
  Neben diesen Zusammenhängen lassen sich die verschiedenen Technologien auch noch nach
  Flächen-/Leistungseffizienz                             unterscheiden.         Dies     kann   z.      B.    in    batteriebetriebenen
  Anwendungen oder Anwendungen im All von Bedeutung sein.


                             100
                       /W)




                                                                Full - Custom
Power Effic iency (GOPS




                                         Semi-Custom
                             10
                                                          Standard Cell
                                                         Gate Array
                                       FPGA
                               1


                                       DSP
                             0.1
                                   0          10           20               30             40            50
                                               Area Effic iency (GOPS/cm²)



  Die unten angeführte Tabelle soll die einzelnen Eigenschaften auch nochmals in Relation zu
  Standard-Bauelementen wie z.B. Mikroprozessoren stellen.


                                              Standart-    Programmier-          Gate      Standard-         Full
                                               Bauel.       bare Bauel.          Array       zelle         Custom
       Entwicklungszeit                       sehr lang    meist gering          mäßig        lang        sehr lang
       Redesignkosten                             -        keine/gering          mittel      hoch         sehr hoch
       Stückosten bei
       hohen                                  niedrig /
       Stückzahlen                             mittel      mittel / hoch         mittel      mittel           mittel
       Stückzahlen beim
       Kunden                                 beliebig       beliebig            mittel       hoch        sehr hoch
       Stückzahlen beim
       Hersteller                             sehr hoch     sehr hoch          mittel         hoch        sehr hoch
       Dichte (Fläche)                                        niedrig          mittel         hoch        sehr hoch
       Leistungsfähigkeit                                  niedrig/mittel      mittel         hoch        sehr hoch
       Entwurfsflexibilität                                niedrig/mittel      mittel         hoch        sehr hoch
       Leiferanten                            mehrere          viele         einzelne       einzelne        einer
       Anzahl identischer                                                        hoch /
       Produkte in                                           praktisch            sehr     hoch / sehr        mittel /
       Produktion                                           unbegrenzt           hoch         hoch            hoch




                                                                                                                                      9
1.1.2) Chipklassen und häufig verwendete Fachbegriffe


Zusätzlich vorangehenden Einteilungskriterien werden nun kurz weitere Chipklassen
vorgestellt um einen Einblick in den Fachjargon zu geben. Neben    den     beiden      möglichen
Extremen “Chip wird vom Kunden spezifiziert (ASIC)” und “Chip wird vom Vendor
spezifiziert (ASSP)” gibt es zwei weitere Zwischenstufen:

       Application Specific IC (ASIC):
       Wie zuvor beschrieben wird ein ASIC vom Anwender des Chips selbst spezifiziert,
       implementiert und getestet. Der Chip kann nur in den Produkten des Anwenders
       eingesetzt werden, da der Chip speziell an die Bedürfnisse dieser Produkte angepasst
       ist. Nur die Produktion der Chips wird bei einem Halbleiterhersteller durchgeführt.

       Customer Specific IC (CSIC):
       Ein CSIC ist eine ähnliche Form wie ein ASIC. Zusätzlich werden IPs (Intellectual
       Properties,   Macro-Funktionalitäten)    in   die    Schaltung    integriert,    die   der
       Halbleiterhersteller seinen Kunden bereitstellt. Unter einem IP versteht man ein
       komplexes Macro (z.B. einen USB-Controller oder einen CPU-Block), dass eine
       abgeschlossene Funktionalität vollständig abdeckt. Die standardmäßig auf integrierten
       Schaltkreisen vorkommenden Makros (z.B. RAM – Blöcke) fallen nicht unter den
       Begriff „Intellectual Property“.

       Application Specific Standard Product (ASSP):
       ASSP bezeichnet Integrierte Schaltkreise, die speziell für eine Anwendung entwickelt
       worden sind, diese Funktionalität jedoch von mehreren verschiedenen Kunden in ihren
       spezifischen Applikationen genutzt werden kann.
       Die Spezifikation der Funktionalität und der Architektur eines ASSPs, sowie dessen
       Implementierung liegt in der Verantwortung des Halbleiterherstellers.

       Customer Specific Standard Product (CSSP):
       Ein CSSP wird kundenspezifisch aus einem ASSP abgeleitet. Ein ASSP wird nach
       Kundenwunsch auf dessen individuelle Anforderungen abgewandelt.

       Structured ASIC:
       Bei einem Structured ASIC ist schon eine bestimmte Grundfunktionalität auf dem
       Halbleiter vorgesehen, die der Anwender nutzen kann. Entwicklungszeiten können so
       minimiert werden.



                                                                                              10
   Teile der Entwicklungskosten können vor allem dadurch eingespart werden, dass die
   unteren Produktionsmasken für alle integrierten Schaltkreise dieser Technologie
   identisch sind. Nur einige obere Produktionsmasken des ASICs werden entsprechend
   der Schaltung angepasst. Beispiele für vorimplementierte Elemente sind vollständig
   ausbalancierte Clock Trees, RAMs, PLLs, Scan und Boundary Scan Logik. Grenzen
   setzen jedoch die Zahl der implementierten Elemente: Mehr als die vorhandenen
   Clock Trees, RAMs und PLLs können nicht benutzt werden.

   Plattform ASIC:
   Plattform ASICs bestehen aus zwei Bereichen, von denen der eine bereits vollständig
   vordefiniert und der andere wie bei den ASICs für die Kundenschaltungen frei
   verfügbar ist. Der vordefinierte Teil enthält meist ein CPU-System aus Prozessor und
   einigen weiteren Controllern. Beispiele sind RAM Controller, Ethernet MAC, Timer
   und UART. Fehlt ein bestimmter Controller, kann das CPU-System in dem
   Anwenderbereich hinein entsprechend erweitert werden. Vorteil der Plattform ASICs
   ist der eingesparte Entwicklungsaufwand, da das CPU-System nicht erst vom
   Anwender entwickelt und verifiziert werden muss.
   Der freiprogrammierbare Teil kann entweder nach einem „Cell-Based“-Ansatz oder
   entsprechend einem Structured-ASIC aufgebaut sein.

Weitere gründsätzliche Klassifizierungen von Halbleitern:

   Standardhalbleiter

   Halbleiter die in vielen verschiedenen Anwendungen zum Einsatz kommen werden als
   Standardhalbleiter bezeichnet. Beispiele sind Mikroprozessoren, Speicher (z.B.
   SRAM, DRAM, FLASH) oder einfache Treiberbausteine für Backplanes oder
   unterschiedlichsten Schnittstellen (z.B. RS232).

   System On a Chip (SoC):
   Der Begriff SoC beschreibt im Gegensatz zu ASIC oder ASSP mehr die
   Integrationsebene eines Chips als seine Anwendungsmöglichkeiten. Als SoC werden
   solche Halbleiter bezeichnet, die nicht nur eine spezifische Funktionalität enthalten,
   sondern darüber hinaus ein komplettes System, bestehend aus einem Prozessor und der
   dazugehörigen        Peripherie       (Schnittstellen,     Verschlüsselungs-module,
   Displaycontroller, …). Zu diesen `Standard-Funktionalitäten´ kommt in vielen Fällen
   noch ein ASIC - Anteil hinzu, der ein SoC zu einem ASIC macht. Fehlt dieser


                                                                                      11
          kundenspezifische Bestandteil ist ein SoC mehr den ASSP´s zuzuordnen als zu den
          ASIC´s.

          Application Specific Instruction set Processors (ASIP):
          ASIP's sind integrierte Prozessorkerne, die in einem Chip integriert sind, wobei deren
          Struktur und Befehlssatz auf bestimmte Anwendungen optimiert sind (Bsp. Spezielle
          Netzwerkprotokolle). Damit können anwendungsspezifische Aufgaben sehr flexibel
          umgesetzt werden.
          Vorteile von ASIP´s:
          •   geringere Größe gegenüber den GPP´s (General Purpose Processor), da hier im
              Idealfall keine unnötigen Strukturen und Befehle implementiert sind
          •   höhere Verarbeitungsgeschwindigkeit
          •   geringere Leistungsaufnahme aufgrund optimierter Strukturen
          •   besserer Schutz des eingebrachten Intellectual Property
          Der Nachteil der ASIP´s gegenüber den GPPs ist eine kompliziertere und
          aufwendigere Entwicklung.




1.1.2) Neue und neueste Entwicklungen – Programmierbare Analoge Arrays


Eine Ausnahme in dem oben vorgestelltem Schema stellen analoge Chips dar, die
programmierbar sind. Unter dem Stichwort FPAA gibt es immer mehr Hersteller, die ihre
eigenen Lösungen anbieten. Hier ist jedoch aktuell wenig standardisiert, jeder Hersteller baut
noch auf seine eigene Philosophie. FPAA’s werden jedoch in Zukunft einen starken
Aufschwung erleben und auch immer öfter zusammen mit digitalen Arrays Verwendung
finden.




                                                                                             12
1.2) Programmierbare ASIC’s, mit Schwerpunkt FPGA

1.2.1) Einführung in die Technologie


Die programmierbaren ASIC’s werden wie folgt in technologische Gruppen eingeteilt:


           < = 600 Gates        Program mable Logic           > 600 Gates

 Sim ple PLD's                                    High Capacity PLD's


 EPROM                          FPGAs                           CPLDs

       EEPROM
                                 SRAM           Antifuse        EPROM

            FLASH
                                                                     EEPROM

                                                                          FLASH


                                                                                     SRAM


Kurzerläuterung zur Graphik:


PLD: Programmable Logic Devices
Die ist die Übergruppe, der alle hier besprochenen Technologiegruppen angehören


CPLD: Complex PLD
Vorraussetzung: mehr als 600 Einzelgatter und die Fähigkeit komplex programmierbar zu
sein (Vernetzungsfähigkeit).




                                                                                        13
Zu vorhergehend genannten Typen nun die weiteren Klassenbegriffe tabellarisch:

Typ          Erläuterung                                     Flüchtigkeit   Reversibilität
                                                             nicht
ROM          Programmierung durch Hersteller                 flüchtig       nicht reversibel
                                                             nicht
PROM         einmalige Programmierung durch Kunden           flüchtig       nicht reversibel
                                                             nicht
EPROM        elektrisch programmierbar, mit UV löschbar      flüchtig       reversibel
                                                             nicht
EEPROM       elektrisch programmierbar, bitweise löschbar    flüchtig       reversibel
             elektrisch programmierbar, blockweise           nicht
Flash        löschbar                                        flüchtig       reversibel
SRAM         schneller Schreib-/Lesezugriff                  flüchtig       reversibel



Nun soll die wichtigste Gruppe, die der CPLD’s und der FPGA’s tabellarisch miteinander
verglichen werden:

                  CPLD                                                      FPGA
                                                Basiszelle
        - UND/ODER-Struktur relativ                   - oft LUT-Struktur (Lookup-Table), oft feiner
        groß, programmierbar                          und weniger programmierbar
        - log. Funktion weitgehend                    - log. Funktion weitgehend über eine IC-weite
        innerhalb einer Basiszelle bzw.               - Verschaltung von Basiszellen
        einer Gruppe von Basiszellen
                                            Verbindungsnetz
        - kontinuierlich, oft nur                     -     segmentiert, hierarchisch aufgebaut
        Verknüpfung benachbarter
        Basiszellen
        - feste determinierte                         -     global programmierbar
        Verzögerung
                                                    - variable unbekannte Verzögerung
                                               Anwendung
        - kombinatorisch intensive                    -     Register intensive Schaltungen
        Schaltungen

…aber der Übergang ist fließend und zunehmend werden die Vorteil beider Strukturen
kombiniert




                                                                                                  14
Ein FPGA im speziellen weist folgende Eigenschaften auf:


       •   Konfigurierbare logische Blöcke
       •   Einen Ring an Input/Output Blöcken
       •   Alle Blöcke sind mit programmierbaren Verbindungen versehen




Auf nähere technische Details soll hier nicht eingegangen Werden, da dies den Rahmen dieser
Studie sprengen würde.



1.2.2) Vor- und Nachteile der FPGA Technologie


Ein offensichtlicher Vorteil des FPGA ist die deutlich höhere Rechenleistung im Vergleich zu
Prozessor oder DSP basierte Lösungen. Allerdings ist ein Full-Custom ASIC immer noch
weit schneller, wie in Diagramm XX gezeigt. Weiterer Vorteil ist die Flexibilität, durch
partielle Rekonfiguration kann man sich schrittweise in der Applikation vorantasten oder die
Applikation je nach Anwendung ändern. Die Multifunktionalität eines FPGA ist eine weiterer


                                                                                         15
Bonuspunkt; er kann eine Vielzahl von Anwendungen (auch gleichzeitig / Parallelität)
ausführen. Es existiert eine Vielzahl von IP-Cores (Filter, Kommunikations-Interfaces z.B.),
bis hin zu ganzen Prozessorkernen, die integriert werden können. Nachteilig ist oftmals der
hohe Stückpreis des einzelnen Chips, sowie die Kenntnisse, die die Entwickler mitbringen
müssen. Gerade VHDL und die entsprechenden Elektronik bedürfen viel Praxis um hier
sicher arbeiten zu können. Ebenso besitzen FPGA’s einen erhöhten Layout und
Stromversorgungsaufwand, der berücksichtigt werden muss.

1.2.2.1) Im Hinblick auf die Lehre


Die FPGA Technologie bringt im Hinblick auf Ausbildung für Studenten viele offensichtliche
Vorteile mit:


Niedrige Einstiegskosten, die Möglichkeit fundamentale (digitale) Schaltungen zu simulieren
und zu erstellen sowie die Aktualität für aktuelle Firmen. Ein Entwickler, der FPGA
Kenntnisse besitzt hat durchschnittlich ein höheres Einstiegsgehalt. Ein wichtiger Punkt ist
sicherlich auch die Reversibilität der Programmierung; ein FPGA lässt sich praktisch beliebig
oft verwenden und ist als Entwicklungskit z.b. als Einsteckkarte für den PC kommerziell
erhältlich. Somit könnte man dies direkt als z.B. Labor praktisch und theoretisch in einen
Lehrbetrieb mit einführen.


Nachteilig an der FPGA Technologie ist jedoch die hohe Komplexität. Bis man bei einer
Firma zu einer Akzeptanz eines „Spezialisten“ kommt, vergeht meist viel mehr Zeit als z. B.
im reinem Software Engineering. (Befragte Firmen gaben an, dass etwa die doppelte Zeit
gefordert ist, z. B.: 10 Jahre als minimaler Zeitraum gegenüber 5 Jahren eines C++
Programmierers.) Insofern könnte man mit einer Lehrveranstaltung die sich speziell mit
diesem Thema beschäftigt (VHDL, Hardwaredesign für FPGA) auch nur die Spitze des
Eisberges ankratzen. Weiters ist oft der Elektroniker mit FPGA Kenntnissen gefordert. Viele
Firmen haben interdisziplinäre Entwicklungsprojekte, die Kenntnisse aus vielen Bereichen
erfordern (Elektronik, Signalverarbeitung, Programmierung in VHDL, FPGA Design,
Produktanwendung), der reine FPGA Spezialist ist nach unseren Umfragen nicht sehr oft
gefordert.




                                                                                          16
1.2.2.2) Im Hinblick auf Forschung


Für Hinblick of die Forschung ist der FPGA oftmals ein sehr gefragtes Hilfsmittel. Er ist
relativ einfach einzusetzen, besitzt ein breites Anwendungsspektrum und es gibt eine große
Zahl am Markt erhältlicher Produkte. So kann man den FPGA in den Bereichen:
Signalverarbeitung oder „high-speed“ Networking als Recheneinheit zu wissenschaftlichen
Zwecken gut verwenden.


Geschwindigkeit und zeitliche Determiniertheit eines FPGA schaffen die Voraussetzungen für
eine wesentlich schnellere und effizientere Durchführung von Algorithmen. Gegenüber einem
DSP oder einem PC lassen sich hier 10-er Potenzen an Zeit gewinnen.


Eine direkte Grundlagenforschung am FPGA (z.B. neue Produktionstechnologien oder neue
logische Grundeinheiten im FPGA) lassen sich allerdings nur für große Unternehmen oder
sehr spezialisierte Institute realisieren. Wie in der Einleitung erwähnt sind die Kosten hierfür
derart explodiert, dass es nur noch sehr wenige Unternehmen gibt die sich hier überhaupt
betätigen.



1.2.2.3) Im Hinblick auf Produkte


Bei einem FPGA gibt es in Hinsicht auf Produkte 2 Killerfaktoren für den Einsatz desselben:


   1) Die Kosten. Diese werden später in dieser Studie genauer betrachtet. Jedoch kann es
       auch Applikationen geben, die sich rein analog oder mit digitalen Grundelementen
       wesentlich günstiger lösen lassen; also den Einsatz einer programmierbaren
       Recheneinheit überhaupt nicht erfordern.
   2) Die Art der Applikation. Ein wichtiger Faktor wäre z.B. eine angestrebte
       Variantenfertigung. Bei diesem Fertigungstypus kommt ein Semi-/Full-Custom ASIC
       deshalb nicht in Frage, weil bei jedem einzelnen Produkt eine andere Firmware
       aufgespielt wird. Ein Beispiel wäre hier die Firmware eines DSL-Modems oder die
       Ansteuerung für Flachdisplays in TV-Geräten.


   Weiters kann eine angestrebte Weiterentwicklung des Produkts, z. B. über mehrere Jahre,
   um dessen Produktlebenszyklus zu verlängern, einen Gang zum Semi-/Full-Custom ASIC

                                                                                             17
   verhindern. Umgekehrt jedoch können physikalische Faktoren den Einsatz eines FPGA
   verhindern, z. B. die hohe Strahlung in einem Reaktor könnte dessen Lebenszeit so
   vermindern (bzw. die Integrität der Daten) das ein Semi-/ FullCustom ASIC verwendet
   werden muss.


Generell überwiegen die Vorteile eines FPGA für ein kleines/mittleres Unternehmen, das
keine allzu großen Stückzahlen eines Produktes fertigen will. Insbesondere das
Investitionsrisiko ist hier minimiert.



1.2.3) Übersicht der aktuellen Produktlinien / Marktübersicht


Folgende Tabelle soll eine Herstellerübersicht mit Hinweis auf den jeweiligen produzierten
Typ/Serie geben. Nach Auswahl einer bestimmten Technologie könnte man sich so die
Firmen heraussuchen, die diese Technologie liefern können.

Seichertyp    Hersteller      Familie   Architektur
Antifuse        Actel          ACTx       FPGA
              Quicklogic       pASIC      FPGA
SRAM            Altera         APEX       CPLD
                Altera         FLEX       CPLD
                Altmel        AT40K       FPGA
               Cypress       Delta39K     CPLD
               Lucent          ORCA       FPGA
                Xilinx         Virtex     FPGA
                Xilinx     EPLD(XCxxxx)   CPLD
EEPROM          Altera          MAX       CPLD
               Lattice       Godfather    CPLD
                Xilinx      Coolrunner    CPLD
Flash           Actel        PRoASIC      FPGA
                Xilinx        XC9500      CPLD




                                                                                             18
1.2.4) Marktanteile


Im Folgenden finden sich eine graphische Darstellung des FPGA Weltmarktes 2003:


                                             Prozentuale Verteilung
                            Atmel; 1%        des FPGA Weltmarktes
                    Quik Logic; 1%
                      Cypress; 2%
                    Actel; 6%
             Latice; 10%                                                    Xilinx
                                                                            Altera
                                                                            Latice
                                                    Xilinx; 49%             Actel
                                                                            Cypress
                                                                            Quik Logic
                                                                            Atmel
              Altera; 31%




In dieser Graphik ist schön die Dominanz der ersten 3 Hersteller zu erkennen. Selbst große
Firmen wie Atmel sind hier nur noch am Rande vertreten. Weiters ist zu dieser Graphik
anzumerken, dass es zu 2003 teils variierende Angaben bezüglich der prozentualen Verteilung
gab; es schien hier eine Herstellerabhängigkeit bzw. eine unterschiedlichen Auffassung was
nun zum Umsatz dazugehöre oder nicht in den jeweiligen Statistiken zu geben.
Dementsprechend sollte man obige Zahlen nur als Richtwert betrachten.

1.2.5) Beschreibende Herstellerübersicht


Xilinx kam 1985 mit dem ersten FPGA, den XC2064 auf den Markt. Während heute die
FPGA’s mehr als 4 Mio Gatter besitzen, hatte man damals nur 1200 Gatter.
Der Umsatz betrug in 2003 ca. 1,7 Mrd US $ mit wachsender Tendenz. In dieser
Wachstumssparte versuchen sich nun weitere Firmen mit besonderen Spezialitäten zu
placieren. Dazu gehört auch die Frühankündigung von Bausteinen, die aber erst viel später
lieferbar sind. Andere kommen dann doch nicht auf den Markt oder werden gleich wieder
zurückgezogen. Dies zeugt davon, dass der Markt in sich insgesamt nicht stabil ist. Je
schneller die Innovationen auf den Markt kommen, um o schneller altern auch die ganz neuen
Produkte. Das ist durchaus ein Problem für den Anwender. Auf lange Zeit lieferfähig werden
nur die größeren der Chiphersteller sein, wie z. B. Xilinx, Actel oder Altera.

                                                                                             19
1.2.5.1) Xilinx
Mit der Logic Cell Array, kurz LCA begründete sie die FPGA’s in 1984. Wie so häufig
konnte der Erste auf dem Marktplatz eine Marktführerschaft begründen, obwohl sie keine
eigene Produktion haben. Diese ist outgesourct.


Xilinx.: die Virtex Reihe

Mit zwei identischen Blöcken brachte Virtex den Configurable Logic Block CLB, die als
Slices bezeichnet werden. Durch eine weitere Unterteilung bekommt man 4 logische Zellen.
Damit kann man flexibel eine Funktion oder einen Speicher realisieren. Durch eine Carry
Logic, die jeder Slice besitzt, kann über die Carry Chains ein 1 Bit Volladdierer oder über
spezielle And-Gatter ein Multiplizierer realisiert werden.


Mit erweiterten BlockSelectRAM’s werden die bisher bekannten Logikblöcke in Gruppen zu
RAM’s zusammengefasst. Jeder Baustein besitzt zwei dieser Gruppen, welche in Spalten
neben den CLB’s angebracht sind. So besitzt jeder Baustein 12 – 556 Blöcke. So lässt sich
eine Verbindung mit bis zu 80 Gbit/s zwischen zwei Bausteinen herstellen. Mit nur 5
unterschiedlichen Leitungslängen werden die Verbindungen realisiert. Taktsignale werden
separat verbunden.


Kurze Leitungen (Single-Lengtht-Lines) werden von einer Switch Matrix zu Nächsten
geführt. Die längeren Leitungen versorgen längere Chipabschnitte.


Die Double-Length-Lines verlaufen an 2 CLB’s vorbei, bevor sie in die Switch Matrix gehen.
Jeder CLB hat 8 Double-Length Lines, sowie 4 Quadlines und 4 Longlines für die längeren
Verbindungen.


Die neusete Serie ist die Virtex 4 Serie. Da diese aber fast schon in den Semi-Custom ASIC
Bereich fällt, wird diese später besprochen.




                                                                                        20
Xilinx: Spartan-Reihe

Diese Firma darf man zu den Erfolgreichen zählen, mehr als 50 Mio. FPGA’s wurden
verkauft. Man hat ein ausgeklügeltes kostenmäßiges Fertigungsmanagement, so dass ein
Baustein ab 4 € zu haben ist. Allerdings ist dieser FPGA mehr für die einfachen
Anwendungen gedacht.

1.2.5.2) Actel
Aus dem Jahre 1985 stammt auch Actel. Mit dem Antifuse kam man 1988 ins Geschäft.
Besonders Know-How hat man mit FPGA’s, die radioaktiver Strahlung ausgesetzt sind
und/oder Anwendungen im All.


Eine Besonderheit stellt die Möglichkeit des mehrfachen Brennens von Bausteinen dar (SX-
Familie). Außerdem wird weniger Strom verbraucht, der nur dort fließt, wo er auch benötigt
wird. Für den PCI-Bus mit 66-100 MHz ist die SX-Reihe kompatibel, zudem ermöglicht das
Layout einen 100% Ausnutzungsgrad. Die Systemdiagnose wird z.b.: mit Silicon Explorer II
und ActionProbe erleichtert.


Pfiffig ist der implementierte Schutz gegen ein Auslesen ihrer Konfiguration. Das System
besitzt das sog. Hot-Swapping, damit können Systeme während einer Wartung online bleiben,
obwohl Bausteine währenddessen getauscht werden.


ProASIC
Die Basis ist hier die Flash/CMOS Technologie. Die nicht flüchtigen Bausteine sind mehrfach
programmierbar, einem Vorteil von SRAM und von Antifuse basierten Bausteinen. Mit einem
Security Bit und einer ISP-Unterstützung im System Prgramming wird wie bei der SX-
Familie ein Ausleseschutz erzielt. Man kann mit einem Silicon Sculptor und einem Silicon
Explorer die ProAsic Bausteine im System mit einem Plugin Connector programmieren.
Außerdem ist der Stromverbrauch sehr gering, nur etwa 30 – 50 % im Vergleich zu einem
SRAM Baustein wird im Schnitt verbraucht. Diese Serie eignet sich insbesondere für portable
Anwendungen




                                                                                        21
1.2.5.3) Lattice
Die Produktion von PLD’s und FPGA’s ist seit 1983 der Hauptumsatzträger. Dem Kunden
werden Entwicklungs- und Analyse Software zur Verfügung gestellt, die spezifisch auf
Lattice ausgerichtet sind.


Die meist gleich aufgebauten Chips sind quadratisch, außen die Logikbausteine, in der Mitte
die Global Routing Pool GRP. Auch die Generic Logic Blocks sind meist gleich aufgebaut,
haben aber verschiedene Größen. Sie enthalten ein AND Array als interne Schaltmatrix, ein
Product Term Sharing Array PTSA, welche den Zugriff auf die Makrozellen und die
Produktterme verwaltet. Diese stellt häufig benötigte mathematische und logische
Operationen bereit. Alle Ein- und Ausgänge des Chip gelangen in den GRP zur Erleichterung
der Einbindung von FPGA’s an externe Komponenten.


Die Makrozellen werden von den PTSA-Outputs der jeweilig übergeordneten GLB’s
angesteuert. Sie gliedern sich in vier Bereiche: Ein And Array, welche die Inputs aus den
GRP verknüpft, sowie ein eigenes Product Terrm Sharing Array, die Control Funktions und
die rekonfigurierbaren Register. Diese dienen als Kurzspeicher bei Rechenoperationen und
werden durch Flip-Flops realisiert.

1.2.5.4) Altera
Man brachte den ersten reprogrammierbaren logischen Chip in 1984 heraus, der mit CMOS
realisiert wurde. Altera lässt sämtliche Bausteine in Taiwan bei TSMC herstellen. Eigene
Fabriken besitzt man nicht. Abnehmer sind CISCO, 3COM, SONY, SIEMENS.


Altera: APEX20k Chips
Diese haben zwischen 30.000 bis 1,5-3 Mio Gates. Sie basieren auf der 0,22-µm
Technologie(APEX20K), 0,18 µm (APEX20KE) und 0,15 µm (APEX20 KC) Darin werden
mit ihrer Multicore-Architektur sowohl PAL – (CPLD-) und FPGA-Strukturen vereint. Bei
den Bausteinen werden jeweils 10 LA (Logic Elements) zu einem LAB (Logic Array Block)
zusammengefasst.


16 LAB’s werden dann zu einen ESB (Embedded System Block). Ein ESB ermöglicht eine
einfache Implementierung von Speicherstrukturen wie RAM, ROM, Dual-Port RASM oder
FIFO. Jeder ESB hat 2048 programmierbare Bits.



                                                                                        22
Zusammenfassung über die Hersteller
Bei der Auswahl der Bausteine gibt es viel zu Bedenken. Die Anwenderspezifischen
Erfordernisse bringen es mit sich, dass jede Entwicklung und jeder Einsatz individuell
durchgeplant werden muss.

1.2.4) Anwendungsbeispiel für die Verwendung eines FPGA anstelle von
         Standardbauteilen: Das DSL Modem
Es gibt vielfältige Technologien, die einem Elektronik Entwickler bei dem Entwurf eines
Netzwerkes zur Verfügung stehen. Die Digital Subscriber Line (DSL) Technologie bietet
einen Breitbandanschluss, der sich sehr schnell großer Beliebtheit in der Öffentlichkeit erfreut
hat. Bei DSL-Systemen liegen die typischen Datenraten bei 384 - 2000 kBits, es gibt jedoch
mittlerweile auch schon schnellere Anwendungen. Eine DSL-Karte (in einem PC) muss aus
mehreren Komponenten bestehen: Eine Umsetzereinheit: Analog – Digital, System Controller
um die Datenprotokolle umsetzen zu können, Prozessor mit Speicher, sowie ein Bussystem
mit Schnittstelle zum PC. Elektronisch gesehen benötigt man zu jeder dieser Komponenten
noch eine umfangreiche Peripherie, wie z.B. Clocks, Controller (z.B.: für die
Stromversorgung) und einen erheblichen Verdrahtungs- und Layoutaufwand für die vielen
Bus-/Controllerleitungen. Folgende Graphik soll schematisch die Unterschiede zwischen einer
Standard- und einer Umsetzung mit FPGA darstellen.


          DSL-Modem Sta ndard

                                        10-120$       16-65$                   Prozessor
DSL
          DSL Treiber/                                System
                                 HDLC Controller
          Em pfänger Chips                            Controller
Kanäle


                                                PCI - Bus                      Speic herr


            3$                                                            4$
           PLL / Clock Managem ent                                       GT    L ra
                                                                           L/GT - T nslater
                                       PCI - Bac kplane Interfac e
            3$                                                            6$
           Hot-Swap Controller                                            ST
                                                                         S L - 2/3 Transla ter


                                          Com puter - PCI Slot




                                                                                                 23
         DSL-Modem m it Spa rta n II E FPGA

                                       10-120$       16-65$              Prozessor
DSL
         DSL Treiber/                                System
                                HDLC Controller
         Em pfänger Chips                            Controller
Kanäle
                                         XC2S100E 8,85$
                                               PCI - Bus                 Speic herr

                                         XC2S100E 8,85$
          3$                                                        4$
          PLL / Clock Managem ent                                   GT    L ra
                                                                      L/GT - T nslater
                                      PCI - Bac kplane Interfac e
          3$                                                        6$
          Hot-Swap Controller                                        ST
                                                                    S L - 2/3 Transla ter


                                         Com puter - PCI Slot


In diesem Fallbeispiel können etliche Peripheriekomponenten entfallen. Weiters werden
durch 2 Spartan II FPGAs alle Controller und Buskomponenten ersetzt. Ein Nachteil ist bei
dieser Anwendung der erhöhte Bauteilaufwand an Kondensatoren um die im FPGA
auftretenden Transienten abfedern zu können. Was weiters oft vergessen wird, ist der oft
erhöhte Aufwand an Stromversorgungskomponenten. FPGA’s benötigen meist eine eigene
Spannung und diese muss den besonderen Anforderungen eines FPGA’s gerecht werden.
Diese Spannungsversorgung muss in Sachen Flächenverbrauch und Bestückungsaufwand
ebenso mit einkalkuliert werden.


Im oben genannte Beispiel betrug die gesamt Kostenersparnis tatsächlich 78$, die reine
Bauteilersparnis wäre höher, wurde aber durch neu entstehende Kosten (z.b.: Layout)
kompensiert.




                                                                                            24
1.3) Semi/Full Custom ASIC Technologie

1.3.1) Einführung in die Technologie


In Kapitel 1.1.1) wurde schon näher auf die Eigenschaften der einzelnen Technologien
eingegangen. Ein Semi-Custom ASIC ist die Zwischenlösung zwischen einem FPGA und
einem Full Custom ASIC sowohl in den Kosten (Stück/Investition) als auch in den
technischen Spezifikationen. Da jedoch die Anordnung der Transistoren vorgegeben ist, sind
nur einfache analoge Anwendungen möglich, bzw. komplexe vordefinierte Schaltungen
können nur ein begrenztes Analoges Frontend besitzen. Die Semi-Custom Technologie besitzt
aktuell die weltweit größten Marktanteile, weil das Verhältnis Investitionskosten zu
Stückpreis sehr günstig ist und es sehr viele Anwendungen gibt, die eben die passenden
technischen Anforderungen und Stückzahlen besitzen.
Bei einem Full-Custom IC wird der ganze Chip kundenspezifisch entwickelt und produziert.
Diese Technologie besitzt demnach fast keine technischen Grenzen, benötigt aber ein
ChipFab mit einem Entwicklerteam um zu einem guten Ergebnis zu kommen. Eine
Entwicklung im Hause ist nur sehr wenigen Unternehmen möglich.



1.3.2) Vor- und Nachteile der Semi-/Full Custom Technologie



1.3.2.1) Im Hinblick auf: Lehre


Die Semi-/Full Custom Technologie ist theoretisch sicherlich ein ansprechendes Thema. Eine
praktische Umsetzung desgleichen erscheint jedoch sehr problematisch aufgrund der
entstehenden Investitionskosten.



1.3.2.2) Im Hinblick auf: Forschung


Im Bereich der Forschung erscheint der Semi-/Full Custom ASIC schon interessanter. Hier
gibt es zur Zeit aktuelle Förderprogramme die die Investitionskosten senken könnten. Eine
mögliche Anwendung in der Forschung wären sehr schnelle Netzwerkrouter oder integrierte
Sensorsysteme.



                                                                                            25
1.3.2.3) Im Hinblick auf: Produkt


Bei einer Produktentwicklung muss man beim Einsatz eines Full-/SemiCustom Asic sehr viel
beachten. Allgemein lässt sich sagen, dass sich der Einsatz der kleinsten/modernsten
Technologie aufgrund des Weaver- Flächenverbrauchs und der Ausschussraten empfiehlt.
Weiters sollte die mitentwickelnde Firma, das Chip Fab, sehr sorgfältig ausgewählt werden.
Näheres hierzu Siehe 2.2.1). Ein weiterer großer Vorteil von Semi-/Full-Custom ASIC’s ist
der integrierte Kopierschutz, es ist fast unmöglich einen ASIC zu kopieren. Es ist ein Semi-
/Full-Custom ASIC sehr zuverlässig, weitaus zuverlässiger gemäß den Statistiken als ein
FPGA.     Auch   lässt   sich   oftmals   IP   (Intellectual   Property)   zukaufen,   das   den
Entwicklungsprozess stark beschleunigen kann. Im Folgenden findet sich eine Auflistung
einiger Lieferanten von IP.



                                ARM
                                MIPS Technologies
                                RAMBUS
                                Mentor Graphics
                                Synopsys
                                InSilicon
                                DSP Group
                                Virage Logic
                                Artisan
                                Parthus Technologies
                                TTP Com
                                ARC Cores
                                Tality
                                Nurlogic
                                Tensilica
                                Virtual Silicon
                                LEDA Systems
                                Zoran
                                Sarnoff
                                Virtual IP Group


Auch die Umsetzung eines bestehenden FPGA-Designs in ein z.B.: Full-Custom ASIC
Design birgt viele Vorteile in sich. Wenn z. B. die Stückzahlen schwer abschätzbar waren und
nun doch mehr verkauft würde als erwartet.. Hier ist auch das Risiko eines Fehldesigns
verringert.

                                                                                             26
Auch kann eventuell mit einem ASIC Design Werbung gemacht werden, wie dieses Beispiel
hier aus der Embedded Elektronik 4/2004 zeigt:




1.3.3) Übersicht der aktuellen Produktlinien


Folgende Tabelle soll einen Einblick in die zur Verfügung stehenden Lieferanten mit Ihren
Technologien geben. (Stand 2003)


Hersteller              Land   Bezeichnung Technologie   Entwurfsstil                  U B/ V
Alcatel-Mietec          B      C07M-A      0,7 µm CMOS   Mixed-Signal                      5
America Microsystems                                                                    2,5 ..
(AMI)                   USA   CYL         1,0 µm CMOS    Mixed-Signal, Gate Array         5,5
Atmel/ES2               USA/F ECLP07      0,7 µm CMOS    Standardzellen                   3,3
Austiia Mikro Systeme
(AMS)                   A                 0,6 µm CMOS
                                                         Standardzellen, integrierte
ELMOS                   D                 1 µm CMOS      EEPROMs
                                          0,35 µm        Gate Array, Embedded
Fujitsu/FMI             J/USA CE61        CMOS           Array
GEC Plessey
Semiconductors                            0,6 µm CMOS    Gate Array, Embedded           2,7 ..
(GPS)                   GB     CLA90000   (drawn)        Array                           5,5
                                          0,18 µm
                                          CMOS (0,25
IBM                     USA    SA-12      µm drawn)      Gate Array, Standardzellen      2,5
Mitel                   USA               1,2 µm CMOS    Mixed-Signal                     5
                                          0,35 µm        Sea-of-Gates,
NEC                     J     CB-C9       CMOS           Standardzellen                  3,3
                              MSM
Oki                     J/USA 30R0000     0,5 µm CMOS    Sea-of-Gates                   3 .. 5
Orbit                   USA               1,2 µm CMOS    Gate Arrays, Mixed-Signal     2 .. 18
                                          14,5 µm
Prema                   D                 Bipolar        Analog/ECL-Standardzellen        5
                                          0,35 µm
Rohm                    J                 CMOS           Standardzellen
                                                         Gate Aray, Digitalzellen,     3,3 und
Samsung                 KOR    CSP5HB     0,5 µm CMOS    Analogzellen                     5
Temic                   D                 0,5 µm CMOS


                                                                                           27
                                            0,18 µmCMOS
                                            (0,21 µm                                       2,5 ..
Texas Instruments (TI) USA    TSC6000       drawn)      Standardzellen                      3,3
Thesys                 D      HCN08         0,8 µm CMOS Mixed-Signal                         5
                                                        Gate Array, Embedded
Toshiba               J       TC220         0,3 µm CMOS Array, Standardzellen               3,3
UTMC                  USA     0.6µ UT       0,6 µm CMOS Gate Array                        3,3 .. 5
Vitesse               USA                   0,6 µm GaAs Standardzellen, Gate Array
                                                            Standardzellen, Gate Array,
                                            0,35 µm         Flex Array, Embedded           2,5 ..
VLSI Technology       USA                   CMOS            Memory                          3,3
Zentrum
Mikroelektronik                             1,2 µm
Dresden (ZMD)         D       BC2           BiCMOS          Mixed-Signal                  5 .. 12


1.3.4) Semi Custom ASIC / FPGA: Die Virtex 4 Linie

Es gibt seit neuestem ASIC’S die die Linie zwischen Semi-Custom ASIC und FPGA
verwischen. Um ein derartiges Produkt hier darzustellen soll im folgenden eine Werbeartikel
aus der Zeitschrift: „Embedded Systems“ sinngemäß wiedergegeben werden:


Xilinx päsentiert mit der 4. Generation an Virtex-Produkten erstmals eine FPGA-Familie, die
für viele unterschiedliche Einsatzbereiche einsetzbar ist. Möglich ist dies mit der ASMBL-
Architektur (Advanced Silicon Modular Block Logik). Entwickler in den sich produktmäßig
schnell ändernden Technologien können nun kostengünstig FPGA’s einsetzen, für die früher
nur ASIC’s und ASSP’s in Frage kamen.


Bisher ist der Markt für programmierbare Logik schon 5 Mrd US$ groß, Ziel ist es, Anteile
des 36 Mrd US$ Marktes für ASIC’s und ASSP’s zu gewinnen. FPGA sind nun geeignet für
die Applikationsbereiche: „Wireless, Kommunikation,, Speicher und Multimedia“.


Virtex 4 bedeutet ASMBL-Architektur, mit der sich optimierte Funktionszusammen-
stellungen aufbauen lassen. Je nach erforderlicher Konfiguration und Einsatzgebiet können
die Bausteine Logic, Memory, XtremeDSP, Processing und High-Speed I/O als individuelle
Plattform gebildet werden. D. h. der Entwickler kann für sein spezielles Design eine FPGA
Plattform wählen.


Die Optimierung der Logik-Fabric, der Blockspeicher oder des Clockmanagements
ermöglicht eine Taktrate von 500 MHz. 200.000 Logikzellen werden mit der 90 nm
Prozesstechnologie erreicht. Dies ergibt eine hohe und kostengünstige Logikdichte.

                                                                                             28
Virtex4-SX wurde für Anwendungen in der Hochleistungs-Signalverarbeitung konzipiert, z.
B. Netzwerke, Wireless, Multimedia, Video, Telekommunikation usw. Diese Produkte bieten
alle Vorteile der LX-Plattform, besitzen aber auch noch für eine Echtzeitsignalverarbeitung
einen hohen Anteil an XtremeDSP-Slices mit eingebettem Block-RAM. Damit werden
deutlich überlegene DSP-Leistungen erreicht bei erheblich geringerem Stromverbrauch.
Produkte dieser Familie enthalten die ersten seriellen Multi-Gigabit-Transceiver für
Geschwindigkeiten zwischen 600 MB/s und 11 GB/s, sowie verbesserte Embedded-PowerPC
405 Prozessoren mit einem Hilfsprozessor für die Hardwarebeschleunigung.


Die ASMBL-Architektur ist ein modulares Framework aus Halbleiter-Subsystemen.
Entsprechend kann der Anwender die Plattform auswählen, die jeweils eine optimierte
Kombination aus Funktion und Fähigkeiten anbietet.



1.4) Programmierbare Mixed Signal Solutions (SOIC/FPAA)

1.4.1) Einführung in die Technologie


Eine zukunftsträchtige Technologie, mit der kleine analoge Schaltungen einfach und flexibel
entwickelt werden können, sind neue Field-Programmable-Analog Arrays (FPAAs) und
Programmable-Systems-on-Chip (PSoCs). Auf diese Technologien wird im Folgenden näher
eingegangen.


FPAAs sind analoge, programmierbare Schaltkreise. Sie bestehen zunächst aus einer
Ansammlung konfigurierbarer analoger Blöcke, ähnlich dem digitalen Counterpart: dem
FPGA. Jeder dieser Blöcke enthält analoge Grundelemente wie z.b.: Spannungsteiler,
Operationsverstärker, Kondensatoren und Widerstände. Diese Grundelemente können zu
komplexeren Schaltungen wie Differenzierern, Integrierern, Filtern kombiniert werden. Deren
Parameter, wie z.B. Verstärkung, Grenzfrequenz und Offset, sind oft programmierbar. Die
Verbindungen zwischen den einzelnen Blöcken und den Ein- bzw. Ausgängen lassen sich
über ein Verbindungsnetzwerk, sehr ähnlich dem FPGA, programmieren. Die Konfiguration
des Schaltkreises enthält ein integrierter flüchtiger Speicher, der beim Einschalten von extern
geladen werden muss.




                                                                                            29
Ein PSoC ist eine komplexe Mischung aus analog und digital programmierbaren
Schaltungsbereichen. Der PSoC besteht aus einem Mikroprozessorkern, On-Chip-Memory
und schließlich einem analogen und einem digital programmierbaren Schaltungsteil. Der
hardware strukturierbare digitale Schaltungsbereich entspricht einem FPGA. Mit ihm lassen
sich typisch digitale Funktionen wie z.B. Timer, UART, Adder und Register realisieren.
Für das Design analoger Schaltungen mittels FPAAs bzw. PSoCs stehen derzeit leider noch
keine standardisierten Werkzeuge, wie z.B. VHDL zur Verfügung. Jeder IC-Hersteller will
mit seinem Chip seine eigene, spezialisierte Entwicklungsumgebung verkaufen. Die generelle
Vorgehensweise basiert auf dem folgenden Prinzip: Zunächst muss die zu gewünschte
Schaltung eingegeben werden (z.B. als Netzliste oder Schematik). Dabei wird der Entwickler
nicht mehr mit den zuvor beschriebenen primitiven Einzelelementen konfrontiert, sondern die
Umsetzung in eine Strukturierung dieser Elemente wird durch die Software vorgenommen. Es
stehen ihm unterschiedliche Makrozellen zur Verfügung. Diese sind entweder schon
vorplatziert, oder sie lassen sich aus einer Bibliothek auswählen und dann platzieren.


1.4.2) Vor- und Nachteile der Technologie


Die Vorteile und Nachteile sind im Wesentlichen die gleichen wie beim FPGA, mit einem
wesentlichen Unterscheid: Die Technologie ist mindestens 5 Jahre hinter der des FPGA’s.
Somit muss man noch mit fehlender Standardisierung und „Kinderkrankheiten“ rechnen. Die
Hersteller geben natürlich an, das die Produkte sehr ausgereift sind; Befragungen von Firmen,
die diese Technologie testeten ergaben allerdings ein anderes Bild.

1.3.2.1) Im Hinblick auf die Lehre
Die Programmierbare „Mixed Signal Solution“, als One-Chip Lösung ist theoretisch
sicherlich ein ansprechendes Thema. Eine praktische Umsetzung desgleichen erscheint jedoch
sehr problematisch aufgrund der Neuigkeit und Komplexität des Themas. Fertige
Entwicklerkits erscheinen noch nicht ausgereift genug, sie im studentischen Betrieb
einzusetzen. Weiters ist die Analogtechnik weitaus komplizierter als die Digitaltechnik,
erfordert also einen tieferen theoretischen Background.

1.3.2.2) Im Hinblick auf: Forschung
Die FPAA Technik wäre für einen Einsatz in der Forschung sicherlich sehr interessant.
Berücksichtigt man den entstehenden großen Zeitaufwand durch das Einarbeiten in die
Thematik, könnte man sehr interessante Projekte umsetzen, die am neuesten Stand der
Technik wären.
                                                                                          30
1.3.2.3) Im Hinblick auf ein Produkt
Für den Einsatz in ein Produkt ist der FPAA sicherlich interessant, wenn es auf den
Übergangsbereich Analog-Digital ankommt. Als Signalkonditionierer oder für kleine analoge
Netze sind die aktuellen Produkte gut verwendbar. Sobald es jedoch um komplexere
elektronische Schaltungen geht, stößt die aktuelle FPAA Technologie schnell an Ihre
Grenzen.

1.4 Überblick über einzelne Hersteller


Im Folgenden sollen ein paar Links zu einzelnen Herstellern angegeben werden; ein gesamtes
Herstellerverzeichnis ist bei dem aktuell sehr schwer überschaubarem Markt und den vielen
Produktan- und Abkündigungen nicht sinnvoll.

         • http://www.zetex.com/ Zetex TRAC (Totally Reconfigurable Analog Circuit)

         • http://www.latticesemi.com/ Lattice ispPAC

         • http://www.anadigm.com/ FPAA (früher Anadyne)

         • http://www.cypressmicro.com/ Cypress MicroSystems PSoC

         • http://www.aldinc.com/ (ALD, Advanced Linear Devices)


Weiters werden untenstehend tabellarisch ein paar exemplarische Produkte mit Ihren
Herstellern verglichen:
IC Hersteller                    Anadigm                     Cypress                Lattice                      Zetex


IC-Typ                   AN220E04                   CY8C26XXX-Familie       ispPA30                    TRAC020LH
                                                    PSoC, zeitdiskret,
Technologie              FPGA, zeitdiskret          zeitkontinuierlich.     FPAA, zeitdiskret          FPAA, zeitcontinuierlich
                         SRAM, EEPROM                                       SRAM, EEPROM
Konfigurationsspeicher   extern,                    SRAM, EEPROM intern,    intern,                    SRAM
Konfigurationsart        dyn. Program. möglich      dyn. Program. möglich   dyn. Program. möglich      EEPROM extern
Spannungsversorgung      VDD +5V +- 5%              VDD +5V +- 5%           VDD +5V +- 5%              VDD: +3V +-5%
                         VSS 0V                     VSS 0V                  VSS 0V                     VSS: -2V +- 5%
                         Single Ended: 0,5 - 3,5                            Single ended: 0 - 2,8
U-Eingang                V                          Single-ended: 0 - 5 V   V                          Single ended: -1 - + 1V
                         Differentiell: +/- 3,0 V   Differentiell: ?        Differentiell: +/- 2,8 V   Differentiell nicht möglich
Eingangsoffset           15 mV                      ?                       2 mV                       Zellabhängig: 3,4 mV
Stromverbrauch           230 mA                     8 mA, 5V                15 mA                      6 mA,
                         Low Power: 0,2 mA          Low Power: 5 µA         Low Power: 30 µA           Low Power: 10 µA
Bandbreite               2 MHz                      100 kHz - 10 MHz        1,5 GHz                    max. 12 MHz
Eingangswiderstand       10 MOhm                    5 MOhm                  1 GOhm                     60 MOhm
Rauschen                 SNR: 80 dB                 ?                       SNR: 83 dB                 SNR: ?
                                                                            U-rauschen nV/Hz^-2        U-rauschen 15 nV/ Hz^-2
Umgebungstemperatur      Ab - 40 bis 85 °C          Ab - 40 bis 85 °C       Ab - 40 bis 85 °C          Ab - 40 bis 85 °C
Kleinstes Gehäuse        QFP, 44 polig              TQFP, 44 polig          SOIC, 24 polig             QSOP 36 polig




                                                                                                                         31
2) Anwendungsschwerpunkt FPGA

2.1) Anwendungsgebiete, Einsatzmöglichkeiten
Programmierbare Bausteine weisen in den letzten Jahren ein starkes Wachstum auf. Im
folgenden Abschnitt wird nun untersucht, in welchen Anwendungen programmierbare
Bausteine ihre Märkte finden und unter welchen Voraussetzungen der Einsatz vorteilhaft
erscheint.

2.1.1) Anwendung als Prototypen


Die Simulation einer komplexen digitalen Schaltung kann oft an ihre Grenzen stoßen und
nicht mehr effizient ausgeführt werden. Insbesondere wenn auf einer niedrigen
Abstraktionsebene simuliert werden soll, steigt der Zeitaufwand einer Softwaresimulation
stark an. Ebenso kann der Faktor Zeit eine Rolle spielen; es kann das Timing einer Schaltung
so genau fixiert sein müssen, dass eine Simulation zu fehlerbehaftet wäre. Gerade in
Echtzeitapplikationen ist dies oft der Fall. Um hier den Zeitaufwand und die Kosten niedrig
zu halten, bietet es sich oftmals an eine Schaltung mit Hilfe von Logikbausteinen zu
emulieren.

2.1.2) Anwendungen mit kurzem oder charakteristischem Produktlebenszyklus


Aufgrund der immer mehr zunehmenden Dynamik von Produktentwicklungen sind
insbesondere 2 voneinander abhängige Faktoren zu beachten. Die Lebensdauer eines
Produktes wird gerade im Elektronik Bereich immer kürzer und daraus resultiert auch eine
immer größere Bedeutung des Markteinführungszeitpunktes. Bei sehr schnelllebigen
Produkten besteht die Gefahr einer starken Umsatzeinbuße durch einen verspäteten
Markteintritt. Ein Produkt z. B.: mit 1 Jahr Lebensdauer (z. B. Consumer-Märkte) wären mit
einer Entwicklungszeit z. B. von 9 Monaten für einen Full Custom ASIC nur noch 3 Monate
auf dem Markt und somit unrentabel. Ein Rapid-Prototyping, das mit einem FPGA möglich
ist, kann diese Problematik umgehen helfen. Verschiedene aktuelle Studien indizieren, dass
der Markteintrittszeitpunkt einen größeren Einfluss auf den erzielbaren Gewinn hat, als zu
hohe Entwicklungskosten.




                                                                                         32
2.1.3 Anwendungen in geringen Stückzahlen


Zahlreiche Anwendung von FPGA’s in Nischenmärkten erreichen trotz langer Lebensdauer
nur geringe Stückzahlen. Hier sprechen dann rein kaufmännische Gründe für die Verwendung
eines FPGA. Auch bei Produkten im industriellen / automativem Bereich, wie z. B.
Echtzeitsteuerungen oder speziellen Netzwerkroutern sind oft die Renditen so hoch, dass der
Einsatz eines FPGA trotz genügen hoher Stückzahl für den Einsatz eines Semi-Custom ASIC,
sinnvoll erscheint. Der bekannteste Markt mit einer derartigen Charakteristik, der in den
frühen Jahren viele Entwicklungen in diese Richtungen maßgeblich beeinflusst hat ist der
Militärische.

2.1.4 Anwendungsspezifische Hardware


Programmierbare Logikbausteine eignen sich besonders für Daten-, Kommunikations- und
DSP- Anwendungen. In Hinblick auf Echtzeitsysteme oder Variantenfertigung erscheint
dieser Typus sehr geeignet. Dazu gehören insbesondere Anwendungen aus dem Bereich der
Kryptographie und Multimedia, sowie Bild-, Audio- und Videoverarbeitung.

2.1.5 Spezielle Anwendungen für FPGA’s mit Antifuse Technologie.


Die Technologie des FPGA’s bestimmt den Platz, den ein Chip benotigt. Somit benötigt ein
SRAM FPGA die größte Fläche, während der Antifuse FPGA die kleinste Fläche benötigt.
Weiters ist ein Antifuse Chip „fest“ programmiert, benötigt also kein Laden der Software aus
einem externen Speicher. Somit ist diese Technologie für höchste Anforderungen aus z.B.:
der Luftfahrt oder der Raumfahrt geeignet.

2.2.1) Auswahl eines FPGA-Entwicklungs Partners


Bei einer FPGA Entwicklung ist es im Gegensatz zur ASIC Lösung nicht unbedingt
notwendig, eine Entwicklungspartnerschaft einzugehen. Jedoch kann es bei komplexeren
Algorithmen (z.B.: einer Zoom-FFT) sehr von Vorteil sein, die Hilfe eines Spezialisten ins
Projekt mit einzubinden. Im Folgenden findet sich eine kleine Übersicht von Spezialisten, die
von den entsprechenden Herstellern (Xilinx, Altera) der FPGA’s in Deutschland empfohlen
werden:




                                                                                          33
- Array Electronics
- CE-SYS GmbH
- CESYS GmbH
- Ingenieurbüro Däuber
- Dresden Elektronik
- El Camino
- EFS Elektronik
- GEMAC GmbH
- Gesytec GmbH
- ProDesign / ISYTEC Design Center
- MDD Mikroelektronik Design Dresden GmbH
- Mixed Mode ASIC-Design GmbH
- MTC, Micro Tech Consulting GmbH
- Productivity Engineering GmbH
- THALES Electronic Engineering (zuvor SOREP)
- Sulzer Microelectronics

Eine genauere Liste mit Adressen und Email findet sich im Anhang unter A)

2.2.2) Auswahl der FPGA Technologie in Abhängigkeit zur Anwendung


Jede Applikation hat ihre speziellen Bedingungen. Folgende Tabellen sollen eine kleine
Entscheidungshilfe für eine Technologie bieten:
a) Art der Programmierung
                           Flüchtige            Nichtflüchtige
                        Programmierung         Programmierung
Nichtreversible                                 ROM, PROM,
Programmierung                -                    Antifuse
Reversible                 SRAM,              EPROM, EEPROM,
Programmierung             Register            Flash-EEPROM

b) Vorteile der Art der Programmierung
  Vorteile flüchtiger          Vorteile nichtflüchtiger
  Programmierung                  Programmierung
  meist schnellere        kein Neuladen nach Wegfall der
  Programmierung               Versorgungsspannung
                         kein zusätzlicher Speicherbaustein
   immer reversibel            für Programmierdaten

                            Programmierdaten geschützt
        Vorteile
    nichtreversibler              Vorteile reversibler
  Programmierbarkeit             Programmierbarkeit
   geringe Flächen         Flexibilität während Prototypen-
(technologieabhängig)       entwicklung und für Updates
        geringe
    Verzögerungen            rekonfigurierbare Systeme
(technologieabhängig)                 möglich




                                                                                   34
3) Anwendungsschwerpunkt Semi-/Full-Custom ASIC
Die Verwendung von einem Semi-/Full-Custom ASIC kann etliche Gründe haben

   •   Schutz von firmeneigenem Know-How, stabile Reproduzierbarkeit, stückzahlbedingte
       Wettbewerbsvorteile gegenüber FPGA, µC, DSP und diskreten Lösungen
   •   hohe Verarbeitungsleistung, Funktionalität und Parallelverarbeitung
   •   Einchiplösungen, Miniaturisierung, Signalverarbeitung vor Ort, Signalintegrität
   •   Einsatz als Chip on Board und Integrationsfähigkeit in Hybrid- und Multichipmodule
   •   Substitution und Parameterverbesserung von auslaufenden Standard-ICs

Insofern sprechen neben der rein kaufmännischen Seite noch etliche weitere Gründe für einen
Semi-/Full-Custom ASIC.



3.1) Anwendungsgebiete


Entsprechend obiger Auswahlfaktoren für einen Semi-/Full-Custom ASIC entstehen auch die
wichtigsten Applikationen:



   •   Produkte mit hohen/höchsten Stückzahlen und/oder niedrigem Preis
   •   Sehr hohe Anforderungen an die Rechenleistung
   •   Sehr platzsparende Anwendungen, z. B. die Anwendung in einem Satelliten
   •   Professionelles Equipment wie z. B. ein Oszilloskop oder Messempfänger




3.2.1) Auswahl des ASIC-Entwicklungs-Partners


Im Fall der Entscheidung für einen MAG/CBIC muss das „normale“ KMU einen
Entwicklungspartner („Design Center“) suchen, der die tatsächliche Umsetzung der
Entwicklung übernimmt. Diese Suche ist jedoch nicht einfach und verursacht auf der Seite
des suchenden Unternehmens meist ein „Rätselraten“ bei der Wahl bzw. ein langsames und
somit kostenintensives Herantasten an einen möglichen Partner in der Entwicklung.



                                                                                         35
Dies ist durch mehrere Faktoren bedingt:
   -   Das suchende KMU hat sehr wenig oder keine Erfahrung mit der tatsächlichen
       Umsetzung einer Entwicklung in einen MAG/CBIC
   -   Der Schutz des eigenen Know-How der Entwicklung. Oft müssen essentielle Teile des
       zu entwickelnden Produkts an den Partner nicht nur bekannt gegeben, sondern auch
       inhaltlich erklärt werden.
   -   Die starke internationale Konkurrenz. Es bieten etliche Unternehmen sehr ähnliche
       Leistungen zu ähnlichen Leistungen an


Wichtiger Punkt um ein Design Center auszuwählen ist die Anfrage. Sie sollte im
Wesentlichen folgende Punkte enthalten:


a) Kontaktinformationen
b) Funktionsbeschreibung des ASICs
c) Anforderungen an die Entwicklungstools
d) Schnittstelle der Designstufe
e) Test- und Prüfumfeld
f) Herstellungsanforderungen
g) Lieferbedingungen
h) Garantie Konditionen
i) Instruktionen zur Gliederung des Kostenvoranschlages




                                                                                           36
4) Anwendungschwerpunkt: Mixed Signal Solutions

4.1) Anwendungsgebiete, Einsatzmöglichkeiten
Als Mixed Signal Solutions wird hier ein Semi-/Full Custom ASIC verstanden, der analog
und digitale Funktionen vereinigt, aber noch darüber hinaus eine komplette Systemlösung
darstellt. Eine Elektronik mit einem derartigen Chip sollte also nur noch aus sehr wenigen
Peripheriekomponenten und der Stromversorgung bestehen.
Anwendungen für komplette Mixed Signal Solutions liegen unter anderem in der Sensorik
und in Elektronik für Consumer Applikationen. Ein komplettes Radio in einem Chip oder ein
integrierter Temperatursensor mit Display wären Beispiele hierfür. Auch low-cost
Anwendungen wie z.B. eine „Gardena Pumpensteuerung“ sind hier Einsatzbereiche.
Interessant ist dieser Bereich auch deshalb weil es für KMU’s Fördermöglichkeiten gäbe.

4.2) Anwendungsbeispiel: Sensor Interface
Folgendes Blockschaltbild stellt den inneren Aufbau eines 10 Euro „Wegwerf“ -
Temperatursensors dar, der als billiges Massenteil bei Großmärkten zu kaufen ist. Vorteil
dieser Applikation ist sicherlich die ewig gleich bleibende Art der Anwendung, so dass mit
sehr großen Stückzahlen spekuliert werden kann.
     Sensor Interfac e Mixed -Signal ASIC

                                                                            Control
                                                        Regler
                                                                            Interface
                                BIAS


                          Signal
              Sensor                           ADC                            Digital
                          Konditionierung
                                                                              Interface



      Physikalisc her
      Messwertaufnehm er                        DSP
      z.B.: T peratur
             em                                                  DAC          Analog
            Druc k                                                            Interface
            Besc hleunigung


Dieser Sensor enthält sogar einen rudimentären DSP zur Messwertberuhigung (Filter) und
mehrere Interfaces. Die am Control Interface angeschlossene Hardware besteht aus mehreren
Bedienknöpfen       und       der   Analogausgang    liefert   die     Regelspannung      für   eine
Hintergrundbeleuchtung des am digital Ausganges angeschlossenen Displays zur Anzeige der
Temperatur.

                                                                                                 37
5) Kaufmännische Überlegungen

5.1) Kostenbetrachtung allgemein


Folgende Preisliste stammt von der Firma AMI Technologies für Ihre neuesten 0,18µ Full-
Custom ASIC’s. Es zeigt, das sich in den Preisen im Vergleich zu 2000 außer einer geringen
Preissteigerung nicht viel geändert hat.

  XPressArray         FPGA           ASIC Gates   RAM Bits    NRE     50K/Yr Price   Lead Time*
 XP170E-PQ240     XCV100E-PQ240        44,000      23,000    $51K        $8.60        2 weeks
 XP568E-BG560     XCV1000E-BG560       800,000     615,000   $142K      $35.10        2 weeks
   XP568HE-       XCV2000E-BG560      1,200,000    622,000   $153K      $38.60        2 weeks
    BG560

Dieser Trend soll sich nach den Aussagen etlicher aktueller Zeitschriften auch weiter so
fortsetzen. Kaufmännisch sollte man mit aktuellem Einkaufspreis + 7% rechnen, um die
zukünftige Preissteigerung für 5 Jahre zu berücksichtigen.


Neben den reinen Chip Kosten (Stückzahl / Investitionskosten) (wie weiter unten betrachtet)
ergeben sich je nach Applikation weitere Kosten, die man nicht unbeachtet lassen sollte.


Die wichtigsten wären:


a) Kosten in der Stromversorgung (evtl. sogar Potentialtrennung erforderlich) für die
zusätzliche Spannung


b) Kosten für das Layout; Durch das Pinning der Chips ergeben sich oft erhöhte
Anforderungen in der Entflechtung des Layouts. Es kann sogar sein, dass anstelle eines z. B. 4
fach Multilayer ein 6 - 8 Fach Multilayer benötigt wird.


c) Kosten für die Fertigung. ASIC’s erfordern teilweise spezielle Fertigungstechniken oder
sogar 2 getrennte Bestückungsprozesse, je nachdem welche Technik (SMD/bedrahtet) sonst
noch verbaut wurde


d) Kosten für eine eventuelle Kühlung, um die Spezifikationen der Anwendung einhalten zu
können


                                                                                             38
5.2) Kostenrechnung im Fall Q-Check für:

5.2.1) Exemplarische Kostenrechnung am Fall eines für Anwendung: FPGA


Der FPGA ist aktuell im Q-Check Design schon in Verwendung, die Gesamtbauteilkosten
einer elektronischen Flachbaugruppe belaufen sich auf ca. 821 Euro (4/2004) incl FPGA.
Ohne einen FPGA wäre das Projekt „Q-Check“ nicht zu realisieren gewesen, deshalb haben
wir hier einen technischen Killerfaktor und müssen keinen Kostenvergleich mit einer anderen
Lösung ohne integrierte Schaltkreise durchführen.

5.2.2) Exemplarische Kostenrechnung am Fall eines für Anwendung: Semi Custom
        ASIC
Folgende Zahlen ergaben sich für einen Semi Custom ASIC, der etwa 70% der Bauteile der
aktuellen Platine ersetzt
Produktionskosten ASIC's, Alle Angaben in Euro
                                                                    von              bis
Entwicklung und Design                                          100.000         160.000
Kosten per Multi-Purpose-Waver                   3.700
                                    50 Chips maximal
Ausbeute pro Platz                  200
Total Prototyp-Kosten (MPW)         Stückpreis                      80

Überführung in Produktion                        20.000
Scheibenpreis bei ca 4000 Chip's                  3.200

Produktionskosten                   bei Stück             von             bis
mittlere Komplexität, inclusive
Housing                                           10000              5                7
                                                  50000              3                4
                                                 100000              2                3
                                                 500000              2              2,5

Total Produktionskosten             bei Stück
getestet und verpackt                             10000            9,00
                                                  50000            5,00
                                                 100000            3,60
                                                 500000            2,80


Es ist somit ab Stückzahlen von etwa 10.000 Stück möglich, etwa 1/20 der Kosten des auf der
Platine eingesetzten FPGA zu erreichen. Wenn man die weiter eingesparten Bauteile mit
einkalkuliert, ist man bei ca. 200 Euro Bauteilkosten im Vergleich zu 821 Euro im FPGA
Design, also bei etwa einem ¼. Es wäre der kaufmännische Break-Even bei etwa 250 Geräten
anzusiedeln.


                                                                                           39
5.2.3) Exemplarische Kostenrechnung am Fall eines für Anwendung: Full Custom
Mixed Signal SOIC


Folgende Zahlen ergaben sich für die technisch „beste“ Variante, den Full Custom ASIC, die
die komplette bisherige Elektronik des Q-Check Systems beinhaltet:


Entwurfswerkzeug
UNIX-Workstation mit EDA-Software pro Arbeitsplatz: 50.000 Euro (1 benötigt)


Messtechnik
ASIC-Tester 100MHz, Mixed Signal: 30.000 Euro


Entwurfsaufwand
Entwicklungskosten eines typischen Mixed Signal ASIC in Standart CMOS-Technik

   •   Design: 450 Stunden
   •   Layout: 300 Stunden
   •   Testprogramm: 200 Stunden
   •   Prototypenuntersuchung: 250 Stunden
   •   Redesign: 100 Stunden

Ingenieurstunde: 75 Euro    in Summe dann: 97.500 Euro für 1300 Stunden


Herstellung eines Prototypen

   •   Maskensatz für CMOS Prozess: 35.000 Euro

Mustercharge: 10.000 Euro


Herstellung der Industriellen Serienreife

   •   Gehäusung
   •   Testprogrammdebugging
   •   Freigabeuntersuchung

Gesamt: 25.000 Euro

                                                                                       40
Chip-Preis einer Großserie: (abhängig von Stückzahl und Gehäusetyp)
Beispielhaftes Angebot:
Stückzahl 55.000p.a., 21mm² Chipfläche,
0.25µm CMOS-Prozeß, SMD-Gehäuse: 84 Pins:
ergaben getestet 6,6 Euro / pro IC


In Summe also ca.: 237.500 Euro Investitionskosten bei 6,60 Euro pro Chip
Hier ist schön zu sehen, dass der Unterschied zwischen Semi und Full Custom ASIC bei
dieser speziellen Anwendung gering wird. Weiters ergeben die Zahlen, dass sich ein Full-
Custom ASIC aufgrund der hohen Investitionskosten und der vergleichbaren Stückpreises
nicht rechnen würde.


Um niedrigere Investitionskosten zu erreichen (< 100.000) könnte man nun z.B. Waver
„sharen“. Dann steigen allerdings die Kosten pro Chip auf über 50 Euro, und somit ist der
Semi-Custom ASIC wieder die bessere Wahl.




                                                                                            41
6) Zusammenfassung

6.1) Wann ist welche Technologie vorzuziehen?


Die Zielfunktion beim Entwurf integrierter (digitaler) Schaltungen lässt sich für die
technische Seite folgendermaßen darstellen:

                     Taktfrequenz
                    Rec henleistung
                             Sch
                        m²

                               a lt
                      /c


                                   ra t
                     te s



                                     *# e
                   Ga




                                        Ga
                                           te




                      Wärm eabfuhr
                                            s




Flächenaufwand                         Verlustleistung


Obenstehendes Dreieck gibt die wichtigsten technologischen Beziehungen in der
Chipentwicklung wieder. Verlustleistung und der damit verbundene erhöhte Aufwand in der
Kühlung, Flächenaufwand und der damit verbundene Platzbedarf, sowie die Taktfrequenz und
die damit verbundene der Applikation zur Verfügung stehende Rechenleistung sind im
vornhinein genau (so genau wie möglich), zusammen abzuschätzen. Daraus ergibt sich die
Randbedingungen für die Entwicklung wie z. B.: Stromversorgung, EMV Abschirmung
(Taktfrequenz), Kühlung, Layoutgröße, Anzahl der Gatter für meine Applikation (z. B. ein
Filter) usw.


Daneben gibt es natürlich die kaufmännische Seite der Kostenoptimierung. Folgende Break-
even Kurven stellen den Zusammenhand zwischen Stückzahl und Kostenfaktor dar.




                                                                                        42
                               Break-Even-Analyse 1997

      1000000

                                              2214
     Euro




                                                                                     FPGA
                                                                                     MAG
        100000                                                                       CBIC




                                                            30000
            10000
                    10       100            1000            10000           100000
                                          Stückzahl


                FPGA     MAG     CBIC
Fixkosten          21800   86000   146000
Euro/Stück            39      10        8



                              Break-Even-Analyse 2003

      1000000

                                            1845
        Euro




                                                                                     FPGA
            100000
                                                                                     MAG
                                                                                     CBIC
                                                          25000


             10000
                     10      100             1000           10000          100000
                                           Stückzahl


                FPGA      MAG     CBIC
Fixkosten          21800    86000   146000
Euro/Stück           46,8      12       9,6

Die Entwicklung weist hier einen nach unten verschobenen Break-even für den FPGA auf.
Somit sind die Full- und Semi Custom Chips immer mehr für kleinere Stückzahlen relevant.




                                                                                            43
Folgende Graphik stellt für einen Beispielfall die in etwa anfallenden Entwicklungszeiten für
verschiedene Technologien:

                                 Vergleich von Entwicklungszeiten


                    Full Costom ASIC

  Semi Custom ASIC mit Metallmasken

   Semi Custon ASIC Laserbearbeitung

                                       0       10         20           30        40       50        60

                                                                      Tage


           Design                 Layout               Fabrikation            Test/Verpacken
           Re-Design              Re-Layout            Re-Fabrikation         Re-Test/Verpacken



Gerade bei Überlegungen zu Time-to-Market sollte man sich sehr genau über die einzelnen
Entwicklungsschritte informieren. So ist z. B. die Re-Fabrikation eines Full Custom ASIC
eine bedeutende Zeitspanne, die mit eingeplant werden muss.


Untenstehende Tabelle soll einen kleinen kaufmännischen Vergleich der 3 Technologien
bieten. Die Art der Wertung soll eine Hilfestellung in der Entscheidung für die eine oder die
andere Technologie sein.


                                      Full-Custom-                   Semi-Custom-        Programmierbare
                     Standardbaustein ASIC                           ASIC                Logik
IC-Preis             klein                    Hoch                   mittel              klein
Preis/Gatter         gering bis mittel        Gering                 mittel              mittel
Entwicklungszeit       -------                Monate                 Wochen              Stunden bis Tage
                                                                     Tage bis            Sekunden bis
Fertigungszeit       direkt verfügbar         Wochen                 Wochen              Minuten
NRE-Kosten             -------                sehr hoch              hoch                gering
Silizium-
Ausnutzung           sehr gut                 sehr gut               schlecht bis gut    schlecht
Entwurfs-                                     Sehr
änderungen             -------                aufwendig              aufwendig           sehr einfach
Lieferanten          viele                    Einer                  zumeist einer       viele




                                                                                                         44
 6.2) Wie wird sich der Markt zukünftig entwickeln?

 Anhand folgendes Artikels aus den VDI Nachrichten, Monterey, 5. 3. 04 soll ein kleiner
 Vorausblick gewagt werden:
 „Schon in den 80er Jahren hat Makimoto herausgefunden, dass die Halbleiterindustrie
 zyklisch                zwischen     Phasen   der    Standardisierung   und     der   anwenderspezifischen
 Differenzierung ihrer Produkte schwankt. Als "Makimotos Welle" ist diese Theorie
 mittlerweile ebenso akzeptiert, wie das legendäre Gesetz Gordon Moores, nach dem sich die
 Transistoranzahl pro Chip alle 18 Monate verdoppelt.
 Seit 1957 hält sich die "Makimoto-Welle" an einen ziemlich genauen Zehn-Jahres-Rhythmus:
 1957 setzte eine erste Standardisierungswelle mit diskreten Halbleiterbausteinen an, die in
 großen Stückzahlen für Systementwickler verfügbar waren. Es folgte eine Welle
 anwenderspezifisch entwickelter Logikschaltungen, die dann 1977 in den nächsten
 Standardisierungsschub mündete: Mikroprozessoren und Speicherbausteine waren wieder
 Standardprodukte, die Flexibilität durch Programmierung erzielten. Mit den ASICs, den
 anwenderspezifischen ICs, folgte wieder eine Dekade der hardwareseitigen Flexibilisierung,
 die nun seit etwa 1997 von den Standard-FPGAs abgelöst werden. "Ab etwa 2007 erwartet
 man dann eine neue Welle der Flexibilisierung, wenn es der Industrie gelingt, das Entwerfen
 komplexer Systemchips zu automatisieren."


                    Makim oto Wave in der Elektronik Industrie
 tandartisierung




                   stand. diskrete Bauelem ente      stand. Speicher und µProz.        Prog.-bare Logic - und
                                                                                       Bauelemente
S




                                 67                               87                                 07
                   57                                77                                97
S ezialisierung




                                              V+
                              spez. IC's für T Com p.                    ASICs
 p




 Für KMU’s ist dieses besonders wichtig, um einschätzen zu können, wann die nächste
 „Renovierungswelle“ kommt. Bei einer Abkehr von der Standardisierung ist mit einem
 geringeren Preiskampf zwischen den Herstellern zu rechnen, somit mit einer leichten

                                                                                                          45
Preissteigerung. Die aktuell wachsenden Märkte bescheren den KMU’s jedoch eine
Möglichkeit auf einen Zug mit aufzuspringen. Gemeinsame Entwicklungsprojekte, shared
Wavers und gute Fördermöglichkeiten böten hierfür Gelegenheit.



6.2.1) Full Custom ASIC: Immer mehr für kleine Stückzahlen relevant


Laut den Artikeln der VDI und der Zeitschrift Elektronik-Embedded Systems werden auch in
Zukunft Full und Semi-Custom ASIC immer mehr für kleinere Stückzahlen relevant. Weiters
wird die Grenze zwischen Semi-Custom ASIC und FPGA immer mehr verschwimmen, weil
die Konzerne versuchen, die Vorteile beider Technologien zu vereinen. Der Virtex 4 FPGA
ist hier ein Beispiel.



6.2.2) FPGA im Aufwind. Wirklich?


Der aktuelle FPGA Enthusiasmus ist sicher vor dem technologischem Hintergrund zu sehen.
Die Gatterzahlen steigen stark, die Entwicklungswerkzeuge werden immer besser und leichter
zu bedienen. Die Implementationszeiten sinken durch sehr vielfältig verfügbare IP Cores und
die Zuverlässigkeit der Chips (Wiederprogrammierbarkeit, Bestückbarkeit) steigt.


Betrachtet man den FPGA jedoch vor einem rein kaufmännischem Hintergrund, so sieht man
eine gegenläufige Entwicklung. Die break-even Stückzahl zum Full-/Semi Custom ASIC
sinkt, die NRE Kosten bei einer FPGA Entwicklung stiegen in den letzten Jahren stärker als
im Full Custom ASIC Bereich. Nicht zu vergessen, die sekundären Kosten, die oftmals
verborgen in der Elektronik schlummern. Ein FPGA benötigt bei schnellen Schaltzeiten
oftmals eine wesentlich bessere Stromversorgung. Bei komplexen Designs ist eine Trennung
in Potentialinseln zur Erhöhung des Signal Rausch Abstandes im Analog Teil oft
unabdingbar. Diese Kostenfaktoren können die tatsächlichen Bauteilersparnisse durch Einsatz
eines FPGA sehr schnell übertreffen.
Auch die Umsatzstatistiken zeigen aktuell (incl Prognosen) eine Stagnation des FPGA
Umsatzes:




                                                                                        46
                                               Mrd €


                   8

                   7

                   6
  Umsatz [Mrd €]




                   5

                   4

                   3

                   2

                   1

                   0
                   1998   1999   2000   2001     2002   2003   2004   2005   2006
                                                 Jahr




Somit bleibt die Frage „Setze man nun einen FPGA anstelle einer Standardelektronik ein?“
(z.B. DSP). Man pendelt bei dieser Frage zwischen der Entscheidung für eine bessere
Technologie oder evtl. höheren Gewinn hin und her. Es ist klar, dass der FPGA technisch sehr
große Vorteile bringt, aber ob diese sich dann auch rechnen, ist eine Frage der Applikation
wie oben genauer erläutert.



6.2.3) Übergang zur 3D Fertigung. Chipstapelung


Ein weiterer Trend ist derzeit im Übergang zur 3D Fertigung abzusehen. Die bloße 2D
Fertigung auf einer Platine kosten in etlichen Applikationen immer noch zuviel Platz. Das
Handy ist hierfür ein Beispiel. Es bleibt aber Abzuwarten, inwieweit es hierfür wirklich
einmal Standards oder echte Trends geben wird.



6.2.4) Bleifreie Chips ab Mitte 2006


Ein aktueller Punkt in der Chipentwicklung wird auch durch den Gesetzgeber geschaffen.
Folgendes ist eine Zusammenfassung aus einem Artikel aus „Embedded Electronic Systems:
05/04“




                                                                                         47
Die Zunahme an Elektronikschrott verbunden mit einer schnelleren Wegwerfmentalität führte
vor Jahren zu Umweltüberlegungen und nun zu konkret eingeleiteten gesetzlichen
Maßnahmen, die ab 1.Juli 2006 greifen sollen.


Zuvor war freilich technologisch die Machbarkeit einer - fast – bleifreien Elektronik zu
entwickeln, um verbotene Stoffe reduzieren zu können. Es handelt sich neben Blei um
Quecksilber, Cadmium, Chrom (6wertig), und die Flammschutzmittel PBB und PBDE
(Biphenyle). Bislang sieht die Elektro-Verordnung (D) keine Grenzwerte für die verbotenen
Stoffe vor. Gerade die vollständige Vermeidung von Blei macht Probleme beim Löten, bei der
Zuverlässigkeit   und   hinsichtlich   der   Prozesstemperaturen.   Man    ahnt,   dass      die
Technologiefolgen für die Entwicklung bis zur Produktion und am Ende bei der Entsorgung
einschneidend werden.


Betroffen sind viele elektro. Handelswaren, Untergliedert wird in 140 Gerätearten, z. B.
Hashaltsgeräte. IT-und Telekommunikationsgeräte, Unterhaltungselektronik, Beleuchtung,
Werkzeuge, Spielzeug, Überwachungsgeräte im Haus usw .


Ausnahmen gelten für die medizinischen Geräte, professionelle Kontrollgeräte und die
Militärelektronik, übrigens mit der aufschlussreichen Begründung, dass im Gesundheits-
Sicherheitswesen (dazu gehören auch Server und Speichersysteme u. a. m.) nichts riskiert
werden soll, solange nicht ausreichend Erfahrung mit bleifreien Geräten vorliegt. Auch
Ersatzteile sind von dem Gesetz ausgenommen.


Der Hersteller haftet zukünftig, gemeint sind damit aber auch die „Non Original Electronic
Manufacturers“, die ihre Geräte erstmals in Deutschland in den Verkehr bringen. Damit
betrifft dieses Verbot praktisch auch jedes außereuropäische Land wie USA oder China.


Mit Ordnungswidrigkeit und Bußgelder soll dem Gesetz Nachdruck verschafft werden. Da es
für den ständig wachsenden EU-Raum gilt, sind die Herstellen weltweit bemüht,
entsprechende Standards auch für ihren Homemarket zu entwickeln.


Diesen wichtigen Punkt sollte man bei der Entwicklung neuer Hardware immer im Auge
behalten.



                                                                                             48
7) Sprachen zur FPGA - Programmierung und zum Chipdesign

Zur Beschreibung von Hardwarestrukturen wird im Allgemeinen entweder Verilog bzw.
VHDL oder SystemC verwendet.

7.1) Verilog / VHDL
Die Verilog Hardware Description Language (HDL), meistens auch nur Verilog genannt,
wurde 1984 von Phil Moorby, der bei Gateway Design Automation arbeitete, entwickelt. Sie
wurde erst 1985 benutzt und wurde wesentlich bis 1987 erweitert.
Cadence Design Systems erwarb 1989 Gateway und vermarktete Verilog weiter als Sprache
und Simulator. Sie war jedoch die ganze Zeit eine systemgebundene Sprache. Keinem
anderen Verkäufer war es erlaubt, einen Verilog-Simulator herzustellen. Als Antwort für
dieses Verhalten fingen die anderen CAE-Hersteller (computer-aided engineering) an, den
Prozeß der VHDL-Standardisierung zu unterstützen. VHDL ist auch eine Sprache zur
Hardwarebeschreibung, die Anfang der 80er Jahre von DoD entwickelt wurde. Cadence
erkannte andererseits, wenn Verilog eine nicht öffentlich verfügbare Sprache bleibt, wird dies
die Industrie veranlassen, eher zu VHDL zu tendieren. Als Konsequenz organisierte Cadence
die Open Verilog International (OVL), und brachte 1991 die erste Dokumentation für Verilog
heraus. Dieses Ereignis machte diese Sprache zu dem, was sie heute ist. Zwar benutzt man
hier in Europa fast ausschließlich VHDL, aber in den USA ist Verilog die am häufigsten
eingesetzte HDL. Über 10.000 Designer benutzen diese Sprache, z.B. bei Sun Microsystems,
Apple Computer, Nexgen Microsystems und Motorola.
Die Vorteile einer formalen Sprache wie Verilog/VHDL sind:
   •   Es kann eine komplette und eindeutige Systemspezifikation erstellt werden. Diese
       Spezifikation kann im Wesentlichen auf jedem Rechnersystem erstellt werden.
   •   Ein weiterer Grund ist die Möglichkeit der Synthese und der Simulation, welche auf
       verschiedenen Ebenen durchgeführt werden kann (z.B. auf Gatterbene).
   •   Die HDL ist die beste Möglichkeit, einen Entwurf zu dokumentieren. Es ist recht
       einfach, eine gut kommentierte HDL zu verstehen.




                                                                                           49
7.2) System C
SystemC ist eine von mehreren Firmen unter Leitung der OpenSystemC Initiative (OSCI)
entwickelte C++ Klassenbibliothek, welche unter dem Aspekt der Vereinheitlichung einer
Entwurfssprache für Hardware- und Softwaredesign entworfen wurde. Daraus resultieren
zwei notwendige Eigenschaften:
       - SystemC besitzt die aus der Softwareentwicklung bekannten Eigenschaften der
       objektorientierten Programmiersprache C++.
       - SystemC besitzt Konstrukte zur Beschreibung komplexer hardware-Systeme
       vergleichbar mit den herkömmlichen Hardwarebeschreibungssprachen (HDLs) wie
       VHDL und Verilog.


Folgende Abbildung zeigt den Unterschied im Design-Flow zwischen einer Entwicklung in
HDL (VHDL oder Verilog) und einer Entwicklung in System C.




Die folgenden beiden Seiten bieten eine Übersicht von am Markt verfügbaren EDA – Tools.




                                                                                         50
51
(Auszug aus Elektronik Embedded Systems 05/04)




                                                 52
Im folgenden findet sich noch eine kleine Statistik zur Umsatzentwicklung zu Rapid
Prototyping mit Hilfe entsprechender Softwarepakete:

                                  Umsatzentwicklung Rapid Prototyping          1) Service
                                                                               2) Produkte
                                                                               1) + 2)
                     700

                     600

                     500
   Umsatz [Mio. €]




                     400

                     300

                     200

                     100

                       0
                       1992 1993 1994 1995 1996 1997 1998 1999 2000 2001 2002 2003 2004
                                                     Jahr




                                                                                             53
8. Tools für die Entwicklung von ASIC’s, insbesondere FPGA’s

8.1) ASIC / FPGA Entwicklung basierend auf bestehenden
Hardwarelösungen

Die Realisierung eines FPGA’s / ASIC’s wird sinnvoller Weise in mehrere Phasen aufgeteilt,
wobei anzumerken ist, dass bis auf die Chipproduktion alle Entwicklungsstufen auf
elektronischer Basis (mit einem Rechner) durchlaufen werden. Für alle diese Stufen stehen
am Markt dementsprechende Werkzeuge zur Verfügung. Folgende Grafik zeigt einen
möglichen Design-Flow für eine FPGA / ASIC – Entwicklung:




                                                                                       54
Im Folgenden wird von 5 Entwicklungsphasen ausgegangen:
      1. ASIC – Spezifikation
      2. ASIC – Kodierung
      3. ASIC – Synthese
      4. ASIC – Layout
      5. ASIC – Produktion
Es ist anzumerken, dass auch bei einer Standardhalbleiterentwicklung oder bei einer FPGA -
Entwicklung dieselben Entwicklungsphasen durchlaufen werden. Die im Folgenden
beschriebene Vorgangsweise kann also direkt auch auf diese Produktgruppen angewendet
werden.

8.2) Spezifikation

Zu Beginn jeder FPGA / ASIC – Entwicklung steht die Spezifikation in der die genauen
Anforderungen an die Baugruppe definiert wird. Diese Anforderungen werden normalerweise
so weit wie möglich an Standards bzw. bestimmte Designmethoden gebunden. Neben der
allgemeinen funktionalen Beschreibung werden auch andere bauliche Maßnahmen und
physikalische Gegebenheiten für den endgültigen Baustein definiert. Die im Folgenden
genannten Punkte unterscheiden sich bei der FPGA und der ASIC Entwicklung. Bei einer
FPGA – Entwicklung wird nach der formalen Definition der die Anzahl der Pins, sowie die
notwendige Geschwindigkeit des Bausteines festgelegt und aus einem vom Markt
vorgegebenen Bausteinsortiment ein entsprechender Typ ausgewählt. Bei der ASIC –
Entwicklung müssen hingegen mehrere Parameter, die dann das endgültige Verhalten des
Bausteines definieren festgelegt werden – es gibt mehr Freiheitsgrade. Der Gehäusetyp, die
Anzahl der Pins und die Größe des Gehäuses kann genauer an die Anwendung angepasst
werden. Es können auch schon fertig verfügbare und ausgetestete Makros integriert werden
(Bsp. PLL). In dieser Phase wird auch das Pinning, also die Zuordnung der am Chip
vorkommenden Signale zu den jeweiligen Gehäuseanschlüssen definiert. Für die einzelnen
Pins kann dann noch der genaue Treibertyp und die Treiberstärke festgelegt werden. Diese
Selektionsmöglichkeit ist übrigens auch bei modernen FPGA – Bausteinen verfügbar. Der
von einem Pin maximal geliefert Strom als auch die jeweiligen Pegel des Signals können in
einem weitem Bereich eingestellt werden. Die Aufteilung der Anschlüsse für die
Stromversorgung des Bausteins werden meist nach dem lokalen Stromverbrauch am Chip
selbst auf die einzelnen Pins verteilt. In der Spezifikationsphase, sowohl bei ASIC’s als auch
bei     FPGA’s,    muß     auch   noch   der    Einsatzbereich   (Temperatur,     Höhe    der


                                                                                           55
Versorgungsspannungen, …) und die geforderte Geschwindigkeit der Baugruppe definiert
werden.

8.3) Kodierung

Damit die in der FPGA / ASIC – Spezifikation beschriebene Funktionalität umgesetzt werden
kann,      werden       passende   Systembeschreibungstools,       sogenannte      Hardware-
beschreibungssprachen, eingesetzt. Diese beschreiben das Systemverhalten auf einer relativ
abstrakten Schicht, die für den Entwickler transparent ist. Neben verschiedenen anderen
Sprachen dominieren vor allem VHDL (Very Large Scale Interface Hardware Description
Language) und Verilog die Entwicklung von ASIC´s. Nach dem Compilieren des jeweiligen
HDL – Codes entsteht am Ende eine Netzliste.

Dabei ist anzumerken, dass bei der FPGA / ASIC – Erstellung prinzipiell zwischen zwei
Modellierungsstrategien unterschieden wird:

    1. Modellierung RTL und Behavior

    2. Strategie Top-Down oder Bottom-Up

Je nach Fortschritt der ASIC-Entwicklung (Spezifikation, Verifikation, Evaluation) oder der
Art der zu kodierenden Schaltung (ein kompletter Chip, ein einzelner Funktionsblock, ein
eigenständiges wieder verwendbares Macro oder eine mehr oder wenige komplexe
Systemumgebung der zu entwickelnden Schaltung), wendet man eine der obigen
Modellierungsstrategien an.

RTL-Modellierung:

Bei der RTL-Modellierung (Register Transfer Level) hat man das unmittelbare Ziel, diesen
Code nach der Fertigstellung zu synthetisieren, d.h. aus ihm eine Netzliste (Gate Level
Model) zu erzeugen. Diese soll sich dann später als die spezifizierte Gesamtschaltung oder als
eine            Teilschaltung          auf           dem            Chip            befinden.
Die RTL-Modellierung eignet sich wie auch die Behaviour-Modellierung für die Simulation.
Für die RTL-Modellierung darf jedoch nicht jedes Sprachelement aus VHDL oder Verilog
verwendet werden. Ebenso muss die Codestruktur gewissen Anforderungen genügen, damit
diese synthetisierbar ist.

Behavior-Modellierung:

Diese Variante der Modellierung passiert auf einem viel höheren Abstraktionsgrad, der HDL-
Code kann viel schneller erzeugt werden, allerdings ist er auch nicht synthetisierbar. Durch

                                                                                           56
den sehr hohen Abstraktionsgrad können während des Simulationsvorganges auch sehr
mächtige Funktionen verwendet werden (warten auf Eingabendaten, Anlegen komplexer
Strukturen, …). Mit der Verhaltensbeschreibung können Algorithmen sehr schnell
implementiert und miteinander verglichen werden, ohne dass es notwendig ist die
Schaltungsstrukturen detailliert spezifiziert zu haben.

Damit sichergestellt warden kann, dass der erzeugte HDL – Code auch die in der
Spezifikation beschriebene Funktionalität beinhaltet, muss dieser mit einem entsprechenden
Simultator auf sein Verhalten geprüft werden.

Testbench und Simulation:

Um eine integrierte Schaltung dementsprechend testen zu können müssen vorerst
Eingangszustände erzeugt werden (Takt, bzw. bestimmte Datenströme), damit ein
entsprechendes Systemverhalten überprüft werden kann. Hierbei müssen alle Eingangssignale
des Codes mit wechselnden, aber definierten Werten belegt werden. Die Ausgangssignale als
auch der innere Zustand der Schaltung werden über den RTL-Code und seinem aktuellen
inneren Zustand während der Simulation erzeugt. Als inneren Zustand bezeichnet man den
Zustand von Elementen, die nicht auf direktem Weg über eine Änderung der Ausgangssignale
beobachtbar sind. Hierunter fallen im Wesentlichen die Zustände von FlipFlops und internen
RAMs. Um auch die restliche Außenwelt des FPGA’s / ASIC’s nachbilden zu können wird
eine sogenannte Testbench verwendet, welche die sogenannten Signalsequenzen auf die Chip
– Eingänge simuliert. Die vom ASIC / FPGA erzeugten Ausgangssignale werden dann von
der Testbench automatisch überprüft.

8.4) Synthese
Am Anfang der Synthese steht die abstrakte Beschreibung des ASIC-Verhaltens in einem
RTL-Code. Mit der Synthese bzw. mit einem Synthese-Programm wird aus der RTL-
Beschreibung eine Netzliste erzeugt, die genau das gleiche Verhalten hat, das der RTL-Code
vorgibt und in der Simulation überprüft worden ist. Die Schaltung nach der Synthese besteht
aus Elementen der benutzten ASIC-Library, die vorwiegend aus folgenden beiden
Basisgruppen aufgebaut ist:
       Gatter (Gates bzw. kombinatorische Logik; der Zustand der Gatterausgänge wird
       alleine durch die Zustände der Eingangssignale bestimmt)
       Flip-Flops (sequentielle Logik, Speicherelemente mit einem eigenen internen Zustand)




                                                                                        57
Andere Elemente, die deutlich komplexer sind und nicht ohne weiteres aus einer abstrakten
Beschreibung aus Basiselementen erzeugt werden können, müssen in dem RTL-Code mit
Aufruf ihrer Elementbezeichnung verwendet werden.
Steuerung der Synthese:
Eine logische Schaltung, mit einer definierten Funktionalität, kann im Regelfall auf sehr viele
unterschiedliche Arten implementiert werden. Zur Überprüfung der Qualität des
Systemaufbaus gibt es im Wesentlichen zwei verschiedene Maßstäbe: die erzielbare
Systemgeschwindigkeit und die erforderliche Chipfläche (bzw. Anzahl der benötigten
Systemgatter). Diese beiden Charakteristika stehen oft gegenüber, der Optimierungsvorgang
ist meist ein Kompromiss zwischen beiden Größen. Mit den Constraints (Randbedingungen)
können bestimmte Optimierungsstrategien während der Synthese gesteuert werden. Im
Wesentlichen wird zwischen Timing-Constraints und Area-Constraints unterschieden.

Zeitverhalten der Schaltung (Timing Constraints)

Das Zeitverhalten definiert die Geschwindigkeit der Schaltung in allen ihren Unterbereichen.
Als Unterbereiche können verschiedene so genannte Clock-Domains betrachtet werden, die
jeweils von einem eigenen Takt mit jeweils unterschiedlichen nicht synchronen Frequenzen
betrieben werden.
       •   Clocks
           Diese Constraints definieren zum einen die Frequenz des Taktes, zum anderen die
           Form (Zeitpunkt der steigenden bzw. fallenden Flanke, Duty Cycle) des
           Taktsignals, als auch die Phasenbeziehung zu anderen definierten Takten.
       •   Signalverzögerung (Input und Output Delays)
           Diese Constraints definieren die zu erwartenden Phasenverschiebungen von
           Eingangssignalen bzw. die erlaubten Phasenverschiebungen von Ausgangssignalen
           jeweils bezogen auf ihr Taktsignal.
       •   Unkritische Systempfade
           Auch wenn dieser Constraint-Typ auf den ersten Blick eher unkritisch oder gar
           unwichtig erscheint, ist er doch für die Synthese extrem wichtig. Da das Synthese-
           Werkzeug nicht von sich aus oder aufgrund der anderen Constraints erkennen
           kann, dass an manchen Stellen der Schaltung auf bestimmte Vorgaben verzichtet
           werden kann, muss dies über Constraints mitgeteilt werden. Fehlen diese, würde
           die Synthese in Bereichen der Schaltung überflüssigerweise optimieren, was
           häufig zu einer deutlich größeren Schaltung führt. Ein weitaus kritischerer Fall
           liegt vor, wenn die vermeintliche Optimierung zusammen mit den echten

                                                                                            58
           Constraints nicht bewerkstelligt werden kann und die Optimierung zu
           Verletzungen in Bereichen der Schaltung führt, die nicht toleriert werden können.

Größe der Schaltung (Area Constraints:
Area Constraints bestimmen die maximale Größe der zu synthetisierenden Schaltung, die in
der   Einheit   der     verwendeten    ASIC-Library       gemessen   wird     (z.B.     in     Gates).
Area Constraints werden mit niedrigerer Priorität behandelt als die oben beschriebenen
Timing Constraints. D.h. in erster Linie wird die Schaltung so aufgebaut, daß sie die
Vorgaben der Timing Constraints erfüllt. Ist eine auf die Fläche bezogene Optimierung der
Schaltung nur mit einer Verletzung der Timing Constraints zu erreichen, wird diese nicht
durchgeführt und ergibt eine Violation (Verletzung) der vorgegebenen Einschränkungen.

Bewertung der Netzliste:

Die Synthese muss die aus der abstrakten RTL-Beschreibung umgesetzte Netzliste
charakterisieren und qualitativ beurteilen. Diese Beurteilung erfolgt nach folgenden
Eigenschaften der Netzliste:

Schaltungsgröße:

Die endgültige Schaltungsgröße auf dem Chip wird im Wesentlichen durch die Summe der
Größe der verwendeten Elemente und dem Flächenaufwand für die Vernetzung der Elemente
untereinander gebildet. Die Größenabschätzung für die einzelnen Elemente bzw. Baugruppen
kann in dieser Phase schon relativ genau festgelegt werden, die benötigte Fläche für die
Verbindungen zwischen diesen Elementen jedoch, wird in dieser Designphase nur abgeschätzt
– diese kann erst in der Layoutphase definitiv festgelegt werden. Um dennoch eine
vernünftige Abschätzung des Flächenbedarfs vornehmen zu können, wurden folgende
Begriffe definiert:

      1) Raw Gate Count: entspricht der maximalen Anzahl von Gates ohne Verdrahtung.

      2) Usable       Gate   Count    beinhaltet   auch    einen   gewissen    Anteil        für   den
         Verdrahtungsaufwand.

Der reale Platzaufwand hängt jedoch auch noch von der Schaltungsstruktur, der
Posititionierung einzelner Schaltungsteile am Chip, der Geschwindigkeit der Schaltung und
dem Layouttopologie zusammen.

Schaltungsgeschwindigkeit:




                                                                                                   59
Die Schaltungsgeschwindigkeit setzt sich im Wesentlichen aus den Verzögerungszeiten in
den Schaltungselementen und den leitungsbedingten Verzögerungszeiten zusammen. Die
Geschwindigkeit einzelner Schaltungselemente hängt nicht nur von der Größe und
Basistechnologie, sondern auch von der Art der Taktflanke, der zu treibenden ohmschen Last,
der Anzahl der angeschlossenen Eingänge (kapazitive Belastung) und noch vielen weiteren
Parametern ab. Da auch hier in diesem Designschritt nicht alle Größen vollständig definiert
werden können, müssen auch bei der Abschätzung der Schaltungsgeschwindigkeit einige
Annahmen getroffen werden. Dazu werden so genannte Wireload-Modelle in den
Syntheseprozess einbezogen, die die Grundlage zur Berechnung von Signalverzögerungen
aufgrund von Verbindungsleitungen zur Verfügung stellen.

Physikalische Synthese:

Bei der physikalischen Synthese wird nicht mit durchschnittlichen Leitungslängen gerechnet,
sie beinhaltet auch einen Teil der traditionellen Positionierung von Schaltungselementen auf
dem Chip. Leitungslängen können somit viel genauer in das Berechnungsmodell einbezogen
werden. Da das Routing jedoch erst nach dem Syntheseprozess stattfindet, kann aber auch die
Genauigkeit dieser Methode nicht unbegrenzt gesteigert werden.

Kritischer Systempfad:
Ein Detail der Geschwindigkeitsanalyse nach der Synthese ist der so genannte Kritische Pfad.
Dieser gibt denjenigen Signalpfad wieder, der bezogen auf die angelegten Constraints den
kritischten Wert hat und somit die geringste Reserve für die Signallaufzeit besitzt. Der
kritische Pfad gibt somit eine Abschätzung, wie nah sich die Schaltung an den gesetzten
zeitlichen Vorgaben der Constraints befindet.

Synthese - Vorgangsweise:
Damit die mittlerweile schon enorm große Anzahl der Gates auf dem Chip vernünftig
synthetisiert werden kann, wird die Gesamtfunktionalität in einzelne Funktionsblöcke
aufgeteilt, um diese Blöcke dann vorerst einzeln zu testen und am Ende zu der
Gesamtschaltung zusammenzusetzen. Die Anwendung dieser Methodik bringt jedoch auch
einen erhöhten Aufwand bei der Festlegung der Constraints mit sich, wobei sich vor allem die
Aufteilung gewisser Contraints über mehrere Blöcke nur sehr schwer handhaben lässt. Diese
Problematik steigt mit dem Verdrahtungsaufwand zwischen den in der Synthese abstrahierten
Blöcken und mit der Anzahl der verwendeten Blöcke. Deswegen versucht man möglichst alle
Signale zwischen diesen Blöcken wieder zu einem globalen Clock zu synchronisieren, damit
die Verzögerungszeit besser abgeschäzt werden kann.

                                                                                         60
Design for Test:

Nach dem Synthesevorgang wird dem Design eine zusätzliche Testlogik hinzugefügt die es
ermöglicht den Chip während der Produktion und nach dem Einbau in die Zielbaugruppe
testen zu können. Das Einfügen dieser zusätzlichen Funktionalität wird als DFT (Design for
Test) bezeichnet.

8.5) Layout

Die Elemente der Schaltung und deren Verbindungen, die nach der Synthese als Netzliste
vorliegen, werden im Layoutprozeß in zwei Stufen bearbeitet:
   1) Platzierung:
       Bei der Plazierung werden alle Bauelemente auf der zur Verfügung stehenden
       Chipfläche - dem `Die´ (gesprochen `Dai´) - innerhalb des inneren Bereiches, der
       durch die IO-Buffer begrenzt wird, verteilt. Die Position jedes einzelnen Elements der
       Core Logik wird nach Möglichkeit so gewählt, dass die Verbindungswege zu den an
       ihm angeschlossenen Bauelementen möglichst kurz sind. Hierdurch wird einerseits
       erreicht, dass die Signallaufzeiten gering gehalten werden und andererseits, dass der
       Flächenverbrauch für die zu legenden Leitungen minimiert wird. Ein minimaler
       Flächenverbrauch bedeutet wiederum, dass man pro Flächeeinheit mehr Verbindungen
       untergebracht                             werden                              können.
       Die Positionierung und Reihenfolge der IO-Buffer, die über die Pads die
       Verbindungen des Chips von und nach außen darstellen, wird über das Chip Pinout
       bestimmt. Die IO-Buffer sind gegenüber den Elementen der Core Logik relativ groß,
       da sie einerseits einen großen Strom nach außen liefern können müssen (Output-
       Buffer) und andererseits großflächige Sicherheitsschaltungen enthalten, um die
       empfindliche Core Logik vor Spannungsspitzen von außen (EMV) schützen müssen.
   2) Routing:
       Unter Berücksichtigung der durch die Constraints angegebenen maximalen
       Verzögerungszeiten der einzelnen Netze, werden entsprechend den jeweiligen
       Designrules die physikalischen Verbindungen zwischen den Bauelementen festgelegt.
Das reale Zeitverhalten der Schaltung wird aufgrund der jeweiligen Ausgangstreiberstärken,
der Anzahl der jeweiligen Eingänge und der Länge der jeweiligen Verbindungen aus den
geometrischen Daten des Layouts berechnet und danach einer Gate-Level Simulation
unterzogen. Nach abschließender Prüfung und Optimierung der Netzliste, welche vor allem



                                                                                          61
das auf die Verbesserung des Zeitverhaltens des Bausteins abzielt, kann das ASIC gefertigt
werden.

8.6) ASIC – Produktion

Die entwickelte ASIC-Funktionalität wird nun in einem aufwendigen Fertigungsprozeß
physikalisch auf einem sog. Wafer hergestellt. Nach dem letzten Fertigungsprozeß wird jeder
IC einem ausführlichen Test unterzogen. Die funktionsfähigen Chips werden anschließend
mit einem Gehäuse versehen, die Anschlüsse des Chips werden mit den Pins des Gehäuses
verbunden, das Gehäuse wird geschlossen und der komplette Schaltkreis wird nochmals
einem Test unterzogen. Verläuft auch dieser abschließende Test erfolgreich, so steht einem
Einsatz der integrierten Schaltung nichts mehr im Wege.




                                                                                             62
8.7) Praktisches Beispiel einer Entscheidung für FPGA (ASCOM
Anwendung Video)

8.7.1) Einleitung
Für die Entwicklung von ASICs gibt es eine Reihe von Möglichkeiten, wobei die Vor- und
Nachteile der einzelnen Methoden jedoch schon zu Beginn der Designaktivitäten abgeschätzt
werden sollten. Anstatt sich direkt für ein ASIC zu entscheiden, kann das Design vorerst mit
programmierbarer Logik realisiert und erst später in ein ASIC konvertiert werden.

8.7.2) Entscheidung
Für die Entscheidung welcher der beiden Wege verfolgt werden soll sind vor allem folgende
Kriterien von wesentlicher Bedeutung:
      1) Bausteingröße
      2) Benötigte Stückzahl
      3) Time To Market Bedingungen
      4) Eventuelle Designrisiken
      5) Zielpreis
Die verbesserte Preisstruktur, die erhöhte Performance und die Verfügbarkeit von immer
mächtigeren und billigen Designtools machten programmierbare Logikbausteine in den
letzten Jahren bei Elektronik-Designern zum Standardwerkzeug. Außerdem lässt sich mit
diesem Ansatz die Anzahl der verwendeten Bausteine vermindern und somit die
Zuverlässigkeit der gesamten Baugruppe massiv erhöhen. Bei preissensitiven Anwendungen
und größeren Stückzahlen ziehen Entwickler jedoch die Umsetzung von FPGA in ASIC
Designs in Betracht.

8.7.3) Aufgabenstellung: ASCOM-Produkte
Eines der Geschäftsfelder der ASCOM Austria GmbH ist die Entwicklung, Herstellung und
der       Vertrieb     von     großflächigen    Multifunktionsanzeigen       (Verkehrstafeln,
Verkehrsinfodisplays, Videowalls, …). Diese großflächigen Anzeigen werden normalerweise
mit LED – Technologie realisiert. Das breite Spektrum an Funktionalitäten sowie die Vielfalt
der Einsatzfelder dynamischer Verkehrsinformationstafeln erfordern einen hohen Grad an
Flexibilität in der Realisierung. Es ist von großer Bedeutung, trotz hoher Anforderungen an


                                                                                          63
die Qualität eine hervorragende Technologie zu einem attraktiven Preis-Leistungsverhältnis
verfügbar zu machen.

8.7.4) Kriterien für die Entscheidung für eine FPGA – Lösung
Die für die Anwendung benötigen Bausteingrößen liegen bei ca. 10000 Logikelementen bei
der Verwendung der Altera Cyclone Serie. Gerade Verkehrsinformationssysteme sind ein
klassisches Beispiel für variantengefertigte Produkte, bei denen die Anforderungen stark
differieren. Um mit einer einheitlichen Hardware möglichst viele dieser Varianten abdecken
zu können und auch in Zukunft offen für die Einbindung neuer, derzeit noch nicht bekannter
Varianten zu sein wurde eine Produktentwicklung mit FPGA Bausteinen favorisiert. Als
weiterer Vorteil der für diese Anwendungen beim Einsatz von FPGA-Lösungen zum Tragen
kommt ist die ausgezeichnete Möglichkeit Systemabläufe zu parallelisieren - sehr viele
Pixelpipelines, Farbtransformationen, Bildfilterfunktionen, interne Speicherzugriffe können
parallel definiert und gleichzeitig verwendet werden. Ein weiterer Grund für die Verwendung
dieser Bausteine liegt in der Tatsache, dass trotz der Verwendung von langen seriellen
Bilddatenströmen, sehr viele dieser Ketten verwendet werden müssen – genau diese
Möglichkeit bieten FPGAs durch ihren sehr gut skalierbaren „pin-count“. Nicht zuletzt
sprachen auch die kurzen Entwicklungszeiten und die risikoarme Herstellung von Prototypen
für die Verwendung von FPGAs. Bedingt dadurch, dass die Anzeigeelemente (LEDs) bei
diesen Produkten den Hauptkostenfaktor darstellen, ist eine Integration der verfügbaren
Funktionalität in ein ASIC nicht angedacht.




                                                                                        64
Anhang A) Verzeichnis verschiedener Dienstleister


  •   Array Electronics
      Dienstleistung: Turnkey FPGA-Design (Xilinx, Altera), Intellectual Property (IP)
      Entwicklung, DDR SDRAM Controller, Consultation-on-the-Job (Coaching),
      Beratung zum FPGA-Einsatz, Xilinx Xpert Partner.

      Array Electronics
      Ehamostr. 27
      D-85658 Egmating

      Tel: +49 - 80 95 - 28 73
      Fax: +49 - 80 95 - 28 05

      eMail: info@array-electronics.de
      WWW: http://www.array-electronics.de

  •   CE-SYS GmbH
      Dienstleistung: Elektronikentwicklung inkl. FPGA-Design (Xilinx).

      CE-SYS GmbH Ilmenau
      Am Hammergrund 1
      D-98693 Ilmenau

      Tel: + 49 - 36 77 - 64 79 - 0
      Fax: + 49 - 36 77 - 64 79 - 99
      E-Mail: info@ce-sys-ilmenau.de
      WWW: http://www.ce-sys-ilmenau.de

  •   CESYS GmbH
      Dienstleistung: Auftragsentwicklung Hardware inkl. FPGA (Digitale und analoge
      Designs. Konzeptionierung, Schaltplanerstellung, Simulation und
      Leiterplattenentflechtung Auswahl von Displays, Frontfolien, Tastaturen und
      Gehäusen. Lieferung von Mustern und Serien)
      sowie Auftragsentwicklung Software.

      siehe auch FPGA Entwicklungsboard XC2S_EVAL von CESYS GmbH

      CESYS GmbH
      Buchenstr. 13
      D-91074 Herzogenaurach

      Tel: +49 - 91 32 - 73 34 00
      Fax: +49 - 91 32 - 73 34 01
      E-Mail: mkraus@cesys.com
      WWW: http://www.cesys.com




                                                                                         65
•   Ingenieurbüro Däuber Digitaltechnik
    Dienstleistung: Konzeption und Entwicklung von digitalen Systemen, insbesondere
    unter Einsatz von programmierbarer Logik: Feldprogrammierbare Gatearrays
    (FPGAs) oder Programmierbare Logik Devices (PLDs).

    Ingenieurbüro Däuber Digitaltechnik
    Goethestrasse 12
    D-74251 Lehrensteinsfeld

    Tel: +49 - 71 34 - 1 53 76
    eMail: info@daeuber-digitaltechnik.de
    WWW: http://www.daeuber-digitaltechnik.de

•   Dresden Elektronik
    Dienstleistung: FPGA-Design (Xilinx), Auftragsentwicklung, Fertigung, ...

    Dresden Elektronik
    Ingenieurtechnik GmbH

    Tel: +49 - 351 / 3 18 50 - 0
    Fax: +49 - 351 / 3 18 50 - 10

•   El Camino
    Dienstleistung: Beratung via Tel/E-Mail oder vor Ort, Training-on-the-job, etc.

    El Camino GmbH
    Landshuter Str. 1
    D-84048 Mainburg

    Tel: +49 - 87 51 / 87 87 - 0
    Fax: +49 - 87 51 / 84 28 76
    E-Mail: info@elca.de
    WWW: http://www.elca.de/consulte.html

•   EFS Elektronik
    Dienstleistung: FPGA-Entwicklung, CAD-Entflechtung, Bestückung

    EFS Elektronik GmbH
    Landkreis Dachau
    Tel: +49 - 81 38 - 99 21 60

•   GEMAC GmbH
    Dienstleistung: FPGA-Entwicklung (Xilinx und Actel) sowie Schaltungsentwicklung,
    ASIC/uC/DSP-Entwicklung, Leiterplatten (Entwurf, Bestückung, Test),
    Programmierung, Mikrosystemtechnik, Neurologik, SW-Entwicklung.

    GEMAC GmbH
    Zwickauer Str. 227
    D-09116 Chemnitz

    Tel: + 49 371 3377 104
    Fax: + 49 371 3377 272

                                                                                      66
    E-Mail: info@gemac-chemnitz.de
    WWW: http://www.gemac-chemnitz.de

•   Gesytec GmbH
    Dienstleistung: kundespezifischen Entwicklung von Hard- und Firmware (inkl. progr.
    Logik von Altera und Xilinx) für das Marktsegment Automatisierungstechnik mit
    anschließender Serienlieferung.

    Gesytec GmbH
    Pascalstr. 6
    D-52076 Aachen

    Tel: +(49) 24 08 / 9 44-0
    Fax: +(49) 24 08 / 9 44-100
    E-Mail: info@gesytec.de
    WWW: http://www.gesytec.de

•   ProDesign / ISYTEC Design Center
    Dienstleistung: Full-Solution-Provider von der Entwicklung bis zur Bestückung,
    Designs und Implementierungen VHDL und Verilog, Boardentwicklungen,
    "Consultation-on-the-Job”, Xilix Xpert-Partner.

    ProDesign / ISYTEC Design Center
    Hochheimer Str. 47
    D-99094 Erfurt

    Tel: + 49 - 3 61 - 5 50 38 - 0
    Fax: + 49 - 3 61 - 7 89 30 - 85
    E-Mail: info@isytec.com
    WWW: http://www.isytec.com

•   MDD Mikroelektronik Design Dresden GmbH
    The Programmable Service Company. Eine 80%ige Tochter des Halbleiterherstellers
    ZMD.
    Dienstleistung: CPLD/FPGA und ASIC-Design, KOnversion CPLD/FPGA zu Gate
    Array, unterstützte FPGAs der Firmen: Altera, Xilinx, Lattice, Actel, Lucent
    Technologies; CAE-Support, PCB und MCM - Design, Prototyping, Programming
    Service.

    Mikroelektronik Design Dresden GmbH
    Grenzstr. 28
    D-01109 Dresden

    Tel: +49 - 351 - 88 22 - 126
    Fax: +49 - 351 - 88 22 - 127
    E-Mail: mdd@zmd.de
    WWW: http://www.zmd.de/mdd/index.html

•   Mixed Mode ASIC-Design GmbH
    Dienstleistung: ASIC- und FPGA-Design, Embedded Hard-/Software und System-
    Entwicklung, System-Spezifikation in VHDL, FPGA-Prototyping, etc.


                                                                                     67
    Mixed Mode ASIC-Design GmbH
    Lochhamer Schlag 17
    D-82166 Gräfelfing

    Tel: + 49 - 89 - 89 88 91 70
    Fax: + 49 - 89 - 89 88 91 79
    E-Mail: sales@mixed-mode.de
    WWW: http://www.mixed-mode.de

•   MTC
    Dienstleistung: umfangreiches Projektmanagement
    Weitere Geschäftsfelder: Schulungen, Distribution von EDA-Programmen, IP-
    Anbieter (z.B. 2-Draht-FPGAbus)

    Micro Tech Consulting GmbH
    Am Weidegrund 10
    D-82194 Gröbenzell
    Tel: +49 - 81 42 / 59 61 - 0
    Fax: +49 - 81 42 / 59 61 - 44
    E-Mail: MTCinfo@mtc.de
    WWW: http://www.mtc.de

•   Productivity Engineering GmbH
    Dienstleistung: Entwicklung von FPGAs und ASICs, Konvertierung abgekündigter
    Bauteile/ASICs in verfügbare ASICs, Belieferung mit ASICs in kleinen Stückzahlen
    Kernkompetenzen: Designkonversionen, low-Power Design, kundenspezifisches
    ASIC-Design

    Productivity Engineering GmbH
    Behringstr. 7
    D-71083 Herrenberg

    Tel: +49 - 70 32 / 27 98 - 00
    Fax: +49 - 70 32 / 27 98 - 29
    E-Mail: info@pe-gmbh.com
    WWW: http://www.pe-gmbh.com

•   THALES Electronic Engineering GmbH (ex SOREP)
    Dienstleistung: digital ASIC- und FPGA-Design, High-Level-System-Design, Full
    Custom / Analog / Mixed-Signal Design, HW/SW-Entwicklung, autorisiertes
    InSilicon-Design-Center, ...

    THALES Electronic Engineering GmbH
    Zettachring 8
    D-70567 Stuttgart

    Tel: +49 - 711 - 72 87 74 52
    Fax: +49 - 711 - 72 87 74 51

    Weitere Designcentren sind in München, Düsseldorf, Hamburg und Nürnberg.
    THALES-EE (ex SOREP) ist Mitglied der THALES GROUP (ex Thomson-CSF).
    Seit Dezember 2000 firmiert Thomson-CSF unter dem neuen Namen THALES.
                                                                                    68
    E-Mail: juergen.zeller@thales-ee.com
    WWW: http://www.thales-ee.com

•   Sulzer Microelectronics
    Dienstleistung: ASIC-Entwicklung (LSI Logic), Prototyping mit FPGAs von Actel
    und GateField, ...

    Sulzer Microelectronics (LSI Logic Sulzer AG)
    Mattenstr. 6a
    CH-2555 Brügg BE
    Schweiz (Switzerland)

    Tel: +41 - 32 - 374 32 32
    Fax: +41 - 32 - 374 32 54
    E-Mail: contact@sme.ch
    WWW: http://www.lsil.com




                                                                                    69
Anhang B) Literaturempfehlungen:



Markus Wannemacher
MITP-Verlag (vormals ITP)
416 Seiten, 103 Abbildungen, 74 Tabellen

gebunden, mit CD-ROM
ISBN 3-8266-2712-1
€ 40,39
1998

http://www.fpgajournal.com/




                                           70
Anhang C) Quellenverzeichnis
Folgende Zeitschriften wurden für die Erstellung dieser Studie zur Hilfe genommen:

„Electonric Embedded Systeme“ 07/03 – 08/04, AWi Verlagm Aktuelles Wissen, Grasbrunn
„Elektronik Praxis“ 06/03 – 06/04, Vogel, Industriemedien Verlag, Würzburg
„Elektronik Praxis Profiline“ 06/03 – 06/04, Vogel, Industriemedien Verlag, Würzburg
„MSR Magazin 08/03-03/04“ Vereinigte Fachverlage, Mainz
„Elektronik Journal 01/04-04/04“ Österreichischer Wirtschaftsverlag, Wien
„MM Maschienenmarkt“ 03/04 -04/04“ Vogel, Industriemedien Verlag, Würzburg

Weiters wurden folgende Internet Links zur Erstellung der Studie als Quelle und/oder direktes
oder indirektes Zitat verwendet:

http://www.informatik.uni-ulm.de/ni/Lehre/SS03/ProSemFPGA/AnwendungFPGAs.pdf

http://www.mentor.com/germany/infobox/infobox/0501shukla.pdf

http://www.vdi-nachrichten.com/vdi_nachrichten/aktuelle_ausgabe/akt_ausg_detail.asp?
source=paging&cat=3&id=15270&cp=2

http://www.gemac-chemnitz.de/pages/html/entwicklung/text_entw_asic.html

http://www.aufzu.de/FPGA/array#array

http://public.itrs.net/Files/2003ITRS/Home2003.htm

http://www.elektronikpraxis.de/fachartikel/ep_fachartikel_nh_437174.html

http://www.andreas-schwope.de/ASIC_s/Chip_Typen/body_chip_typen.html

http://mikro.ee.tu-berlin.de/~bauer/Dissertation_Bauer_72dpi.pdf

http://www-unix.ecs.umass.edu/~dgomezpr/Sprg04/AdvVLSI/midtermFin.pdf

http://www.cs.kent.edu/~walker/classes/vlsi.s02/lectures/L02.pdf

www.ecs.umass.edu/ece/vspgroup/ burleson/courses/558/asic/intro.ppt

http://www.imt.fb12.uni-siegen.de/he/lehre/vorlesung_me/asic_entwurf.pdf

http://www.ife.tugraz.at/LV/Skripten/is2_vo_p.pdf

http://www.ece.msstate.edu/~reese/EE4743/lectures/impltech/impltech.pdf

http://www.bmas-conf.org/2001/papers/bmas01-mar.pdf

http://img.cmpnet.com/eet/news/02/may/SS1218_CYPRESS_PG_72.gif

http://www.imtek.uni-freiburg.de/content/pdf/public/2004/becker.pdf


                                                                                          71
http://www.us.design-reuse.com/articles/article7333.html

http://www.jazzsemi.com/news_events/whitepapers/manuf_mixed-signal_soc.pdf

http://www.elektroniknet.de/topics/designtools/fachthemen/artikel/02006.htm

http://www.eetimes.com/in_focus/mixed_signals/OEG20020510S0069

http://mitarbeiter.fh-
heilbronn.de/~vahrmann/analog03_public/Tagung/30%20mackensen_006.pdf

http://dbindustrie.work.svhfi.de/AI/resources/c627d8d1563.pdf

http://www.ti.informatik.uni-frankfurt.de/lehre/ws0304_modellierung_simulation/v5.pdf

http://www2.informatik.uni-jena.de/~fey/ra2ss03/IntroSystemC.pdf

http://herkules.informatik.tu-chemnitz.de/SystemC_sem.pdf

http://www.industrienet.de/konradincms/images/AWI/pdf/EES_05_04_M_EDA_Tools.pdf


Folgende Diplomarbeit wurde als Quelle herangezogen:

P. Steinemann: „Microelektronik“, Züricher Hochschule Winterthur, 2001

Folgende Dissertation wurde als Quelle herangezogen:

Lucas Bauer: „Perspektiven des modernen ASIC Designs“, Technische Universität Berlin,
2001/2002




                                                                                        72
Anhang D) Glossar
Antifuse      Wortlich: Anti-Schmelzsicherung
                                                   Das Gegenteil einer Schmelzsicherung.
                                                   Programmierbares Verbindungselement in
                                                   einem FPGA. Im unprogrammierten Zustand ist
                                                   die Antifuse hochohmig. Beim Programmieren
                                                   wird eine hohe Spannung angelegt. Dadurch
                                                   wird die Isolations-schicht zerstört und eine
                                                   leitende Verbindung erzeugt.
ASIC           = Appication Specific Integrated    Anwendungs spezifisches IC, das für eine
              Circuit                              konkrete Anwendung entworfen und beim
              (wörtlich: anwendungs                Halbleiterhersteller gefertigt wird.
              spezifische integrierte Schaltung)
ATPG          = Automatic Test Pattern             Ausgehend von den Entwurfsunterlagen werden
              Generation (deutsch:                 automatische Testmuster (auch Testvektoren
              automatische                         genannt) erzeugt, mit deren Hilfe möglichst alle
              Testmustererzeugung)                 (Fertigungs-) Fehler einer Schaltung entdeckt
                                                   werden könne, d.h. eine hohe Fehlerabdeckung
                                                   erreicht wird.
CMOS          = Complementary Metal Oxid           Eine Schaltungstechnologie, die auf
              Semiconductor                        komplementären MOS-Feldeffekttransistoren
                                                   aufbaut.
CPLD           = Complex PLD                       CPLDs besitzen eine sogenannte "Segmented-
                                                   Block-Architektur". Sie sind aus PAL-ähnlichen
                                                   Blöcken aufgebaut, die über eine zentrale
                                                   Verbindungsmatrix gesteuert werden. Im
                                                   Gegensatz zum -> Data Path.
ECL            = Emitter Coupled Logic             Eine bipolare Schaltungstechnologie, die nach
              (deutsch: Emittergekoppelte          dem Differenzverstärkerprinzip arbeitet.
              Logik)
EEPROM        = Electrically Erasable              Programmierbarer Nur-Lese-Speicher, der
              Programmable Read-Only               elektrisch zu löschen ist.
              Memory
EPROM         = Erasable Programmable Read-        Programmierbarer Nur-Lese-Speicher, der mit
              Only Memory                          UV_Licht gelöscht werden kann.
Fehlerab-                                          -> ATPG
deckung
Feld-        Deutsch: feldprogrammierbar           Damit wird zum Ausdruck gebracht, dass ein
Programmable                                       Baustein im "Anwendungsfeld" programmiert
                                                   werden kann, also im Labor oder auf dem
                                                   Schreibtisch des Entwicklers bzw. Fertigers.
Flash                                              Eine besondere Art der EPROM-Zelle, bei
                                                   welcher der Speicherinhalt durch das Anlegen
                                                   ener entsprechenden Spannung gelöscht
                                                   werden kann.
FPGA           = Field Programmable Gate           Eine anwendungs programmierbare Schaltung,
              Array (deutsch: feld                 die wie ein Gate Array aus Logikblöcken
              programmierbares Gate Array)         besteht, die in Zeilen- oder Matrixform
                                                   angeordnet sind. Die Blöcke selbst und die
                                                   Verbindungen dazwischen sind jedoch vom
                                                   Anwender programmierbar.
Gate          Deutsch: Gatter                      -> Gate Equivalent




                                                                                                   73
Gate Array                                     Ein IC, auf dem in Zeilen- oder Matrixform
                                               angeordnete standardisierte Gatter und
                                               Logikfunktionen vorgefertigt, jedoch noch nicht
                                               verdrahtet sind. Erst durch die Verdrahtung wird
                                               eine bestimmte, vom Anwender gewünschte
                                               Funktion realisiert.
Gate            Deutsch: Gatterequivalent      Ein NAND-Gatter mit zwei Eingängen entspricht
Equivalent                                     einem Gatterequivalent.
Glue Logic      Wörtlich: Klebelogik           Nachdem die hauptsächlichen Komponenten
                                               einer Schaltung ausgewählt sind, müssen dies
                                               zumeist durch geeignete, zusätzliche Logik
                                               miteinander verbunden werden, also sinnbildlich
                                               "verklebt werden". Typische Beispiele sind die
                                               Adressdekodierung und die Generierung von
                                               Steuersignalen.

HDL             = Hardware Description         Hardwarebeschreibungssprache
                Language
IC              = Integrated Circuit           Integrierte Schaltung
IEEE            = Institut of Electrical and   Vereinigung von Elektroingenieuren, die u.a.
                Electronic Engineers           Standards definiert.
PAL              = Programmalbe Array Logic    Ein PLD mit programmierbaren UND-Matrix und
                                               einer festverdrahteten Oder-Matrix.
PLD             = Programmable Logic Device    Bezeichnung für programmierbare
                                               Logikbausteine, die aus der klassischen,
                                               zweistufigen UND/ODER-Struktur aufgebaut
                                               sind.
Spezifikation                                  Beschreibung der durch den Entwurf zu
                                               realisierenden Funktion.
SRAM            = Static Random Acces Memory   Speicherzelle, die gelesen und beschrieben
                                               werden kann. Der Zustand der Zelle bleibt
                                               statisch bestehen, solange die
                                               Versorgungsspannung anliegt.
SSI             = Small-scale Integration      Integrierte Schaltung mit weniger als 20
                                               Transistoren.
VHDL            = VHSIC Hardware Description   Eine Hardwarebeschreibungssprache, die vom
                Language                       amerikanischen Verteidigungsministerium im
                                               Rahmen des -> VHSIC-Programms entwickelt
                                               wurde als IEEE1076 standardisiert ist. An die
                                               Programmiersprache ADA angelehnt.




                                                                                             74

								
To top