Computerorientierte Physik VORLESUNG und Übungen by sofiaie

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									         Computerorientierte Physik
                 VORLESUNG und Übungen

    • Vorlesung

      Zeit:     Mo., 10.15 – 11.45 Uhr
      Ort:      Hörsaal 5.01, Institut für Physik,
                Universitätsplatz 5, A-8010 Graz


• Übungen: als Projektarbeiten in Gruppen (ca. 5 Studierende)
  allg. Besprechung nach der Vorlesung (11.45-12.00 Uhr)
  detaillierte Projektbesprechungen: wöchentlich ca. 1 Stunde,
  Vereinbarung mit jeder Projektgruppe einzeln.
     Grundlagen der Hardware
• Die wichtigsten Hardwaregruppen
• Kommunikation über Daten-, Control- und
  Adressbus
• Aufbau des Memory
• Einige Schnittstellen (parallel, seriel)
• Aufbau der Prozessorbefehle
                Grundlagen
 Hardwaregruppen und ihre Kommunikation

       Memory                     Peripherie

      Clock       Interrupt   DMA         PIA   SIA


CPU                     Daten Bus

                       Control Bus


                     Adress Bus
                       Memory
RAM: Random Access Memory
     statisch: Flip-Flop
     dynamisch: (Ladung eines Kondensators) refresh

Datenbreite:   1-Bit
               1-Byte (8 Bit), unteres/oberes Halbbyte(4 Bit)
               1-Word (16 Bit)
               double Word (32 Bit)
               quad Word (64 Bit)
Adressierung: Speicherchips unterschiedlicher Organisation
              (1Bit x 64k, 8Bit x 8k)
              Ansprechen über Adressbus, Chip-Select (CS)
              und Read-Write (RW) Signale
            Memory Organisation 8 x 32k
             8-Bit bidirektionaler Datenbus (Tri-State-Buffer)



       CS                                                         CS                           CS
             8 x 8k                            8 x 8k                  8 x 8k                       8 x 8k
                                                    CS
                             A0-A12




                                                         A0-A12




                                                                                      A0-A12




                                                                                                                   A0-A12
                                      Enable, R/W




                                                                        Enable, R/W




                                                                                                     Enable, R/W
               Enable, R/W




Codierung
  A13-A14




                                                    Adressbus

                                                     Controlbus
         Memory Management
Aufgabe: Verwaltung des Speichers, virtueller Speicher

Speichermodelle: flacher-, segmentierter-, virtueller Adressraum

Einteilung:    Segmente (Selektor, Offset, Descriptor)
                      abh. ob Real-Mode oder Protected Mode
                      Code-Segmente
                      Daten-Segmente
                      Stack-Segmente
               Paging (DIR, TABLE,OFFSET)
                      DIR: Page Directory
                      TABLE: Page table
                      OFFSET: Adresse in der Page (4kB)
                      Peripherie
 Memory mapped:
      Vorteil: Adressierung wie Memory
                     großer Adressierraum
                     alle Adressierungsarten der CPU
      Nachteil: schlechte Strukturierung,
                     höhere Anforderungen an Systemdesign
                                    (Memory Management)

Eigene I/O Adressierung: (Input/Output)
       Vorteil: Übersichtliches Systemdesign
                      Spezifische Hardwarebehandlung
       Nachteil: Mehr Aufwand für CPU
                      Eigene Befehle, mehr Signalleitungen
              Interrupt System
Aufgabe: Beeinflussung des Programmablaufes durch
      äußere Ereignisse.
NMI: non maskable Interrupt:
      nicht vom Programm ignorierbarer Interrupt
      z.B. Reset
MI: maskable Interrupt
      vom Programm kann entschieden werden,
      ob Interrupt ermöglicht werden soll.
      z.B. Tastaturbetätigung

Interrupt Controller: intelligenter Baustein
        Maskierung einzelner Interrupts, Prioritäten,
        Kaskadierbar
DMA: Direct Memory Access
Aufgabe: Externer schreib-lese-Zugriff aufs Memory

Ablauf: Nach Anforderung Stillstand der CPU
       Freigabe von Adress-, Daten- und Controlbus
       Übernahme der externen Kontrolle
 Anwendung: schnellere externe Hardware (früher)
      (Multiprozessor Anwendungen)

 Controller: Intelligenter Baustein
        Maskierbar, Kaskadierbar, ähnlich Interruptcontroller
PIA: Parallel Interface Adapter

Aufgabe: Übergang vom internen Bussystem auf externe
      mehr-Bit (8 Bit, 16 Bit) Datenverbindung
      z.B. parallele Druckerverbindung

Controller: Intelligenter Baustein
       individuelle uni-direktionale und bidirektionale
       Programmierung einzelner Leitungen
       Hand-shake-logik
       LPT Ports
      (IEEE 1284)
8 bit Data Leitungen        (Ausgänge, bidirektional)
5 bit Status Leitungen      (Eingänge)
4 bit Control Leitungen     (Ausgänge)
LPT Versionen: Standard
       PS/2 (bidirektional)
       Enhanced Parallel Port (EPP) (neu Control, Adressierung)
       Extended Capability Port (ECP) (bis128 Geräte, Kompr.)
25 pin Sub-D Buchsenleiste
2-9 Data, 18-25 ground, ca. 2,5mA
Basis Adresse (Data): 3BC (LPT1:) 378 (LPT2:) 278 (LPT3:)
               Status: 3BD          379            279
             Control: 3BE           37A            27A
SIA: Seriel Interface Adapter

Aufgabe: Verbindung des internen Busses zu externer
      1-Bit serieller Leitung
      z.B. RS232 (COM1:, COM2:, etc.)
              USB,


Controller: Intelligenter Baustein
       Baudrate, Stop-Bits, Synchronisation, Parity
       Hand-shake Leitungen (Hardware, Software)
       COM Schnittstelle (RS-232)
9 pol. Sub-D Steckerleiste

1: in DCD (Data Carrier Detect)
2: in RxD (Recieve Data
3: out TxD (Transmit Data)
4: out DTR (Data Terminal ready)
5: ground
6: in DSR (Data set ready)
7: out RTS (Request to send)       Spannung:    -12V ..... +12V
8: in CTS (Clear to send)          Schwelle:    ~ 1,1V
9: in RI (Ring indicator)          Strombegrenzt:~ 10mA-20mA
                                   Eingangswiderstand: ~ 10k
   (25 pol. Sub-D Steckerleiste)
Central Processor Unit (CPU)

      Registers




                                  Interface
                     Execution-
  Arithmetic/Logic    Control
    Unit (ALU)




   Floating Point
    Unit (FPU)
       Prozessorarten nach Aufbau
• Auf mehrere elektronische Bauteile (und Platinen)
  verteilt (Großrechner)
• Integriert auf einem Chip: Microprozessoren,
  Microcontroler (+Memory und Peripherie),
  DSP‘s (Digitale Sound Prozessoren) (SpezialCPU‘s)
                 Prozessorbefehle
   Rechenbefehle: AND, OR, ADD, TEST, CMP, NOP
   Datenverschieben: MOV, POP, PUSH, IN, OUT,
   Kontrollbefehle: JMP, CALL, INT, RET, IRET, LOOP
                  als unbedingte und bedingte Verzweigungen
RISC: Reduced instruction set
       (besonders schnelle optimierte CPU´s)
      (1 Befehl pro Taktzyklus)
DSP: Digitale Signal Prozessoren: besonders schnelle realtime
    Verarbeitung von Sprache, Musik, Video (oft nur 1 Bit Daten)
 Beispiel: Befehlsaufbau bei Standard Pc: Intel 80xxx

    Prefix     Code1       Code2        Daten           Daten
              Adressierungsarten
Register-Adressierung

Memory-Adressierung: direkte, indirekte, indizierte


 Indiziert:      Basis

                 Index       x    Skalierung          +


              Displacement
                      Register
Rechenregister: AX, BX, CX, (AH, AL, EAX, etc.)

Indexregister: BP, SI, DI, SP

Flagregister: oder Statusregister

Instruction Pointer

Segment Register: für Memory Management
 Control Register: z.B. für Paging
                                    Performance [MIPS]




                0
                             2000
                                            4000
                                                           6000
                                                                          8000
                Intel Celeron 433MHz 128L2/Intel 810E PC100 CL2 SDRAM




                Intel Celeron 2.0GHz 128L2 bat./Acer Inc 82845MP PC2100 CL2.5 DDR




                Intel Celeron 2.0GHz 128L2 net./Acer Inc 82845MP PC2100 CL2.5 DDR




                Intel P4 2.0GHz 256L2/Intel 845D PC2100 CL2.5 DDR




Konfiguration
                                                                                    CPU - ALU




                AMD Athlon XP3000+ 2.16GHz 512L2/VIA KT400 PC3200U CL2.5 DDR




                Intel P4-B [2 SMT] 3.06GHz 512L2/Intel 865 2xPC3200 CL2 DDR
                                                                                                ALU-Geschwindigkeit von Prozessoren
                             Performance [MFLOPS]




                0
                                    2000
                                                           4000
                                                                                    6000




                Intel Celeron 433MHz 128L2/Intel 810E PC100 CL2 SDRAM




                Intel Celeron 2.0GHz 128L2 bat./Acer Inc 82845MP PC2100 CL2.5 DDR




                Intel Celeron 2.0GHz 128L2 net./Acer Inc 82845MP PC2100 CL2.5 DDR




                Intel P4 2.0GHz 256L2/Intel 845D PC2100 CL2.5 DDR




Konfiguration
                                                                                           CPU - FPU




                AMD Athlon XP3000+ 2.16GHz 512L2/VIA KT400 PC3200U CL2.5 DDR




                Intel P4-B [2 SMT] 3.06GHz 512L2/Intel 865 2xPC3200 CL2 DDR
                                                                                                       FPU Geschwindigkeit von Prozessoren
                    Übertragungsgeschwindigkeit [MB/s]




                0
                           1000
                                         2000
                                                      3000
                                                                    4000
                                                                                    5000



                Intel Celeron 433MHz 128L2/Intel 810E PC100 CL2 SDRAM




                Intel Celeron 2.0GHz 128L2 bat./Acer Inc 82845MP PC2100 CL2.5 DDR




                Intel Celeron 2.0GHz 128L2 net./Acer Inc 82845MP PC2100 CL2.5 DDR




                Intel P4 2.0GHz 256L2/Intel 845D PC2100 CL2.5 DDR




Konfiguration
                                                                                                                       heutiger Pc‘s
                                                                                           CPU - Memory




                AMD Athlon XP3000+ 2.16GHz 512L2/VIA KT400 PC3200U CL2.5 DDR




                Intel P4-B [2 SMT] 3.06GHz 512L2/Intel 865 2xPC3200 CL2 DDR
                                                                                                          Übertragungsgeschwindigkeit CPU-RAM
Übertragungsgeschwindigkeit abhängig von
        Blockgröße heutiger Pc‘s
                                                                      CPU - Memory
                                                                                                      Netzbetrieb
     Übertragungsgeschwindigkeit [MB/s]



                                                                                                      Akkubetrieb
                                          10000




                                          1000




                                                  1   2   3   4   5    6    7   8   9   10   11   12    13   14   15   16
                                                  2   2   2   2   2   2    2    2   2   2    2    2    2     2    2    2
                                                                           Blockgröße [kB]
                                Transferrate [kB/s]




                        10000
                                     20000
                                              30000
                                                      40000
                                                              50000




                0
                ATA33 5.4kRpm 512kB 10GB FAT16 Win9x




                ATA-5 4.2kRpm 40GB FAT32 WinXP bat.




                ATA-5 4.2kRpm 40GB FAT32 WinXP net.




                ATA150 7.2kRpm 2MB 120GB NTFS WinXP




Konfiguration
                                                                      Festplatte




                ATA100 2xRaid 7.2kRpm 8MB 80GNTFS WinXP




                SCSI U320 15kRpm 8MB 147GB NTFS WinXP
                                                                                   Transferrate heutiger Festplatten
 Preisentwicklung
CPU Celeron 2GHz
Preisentwicklung Memory 256MB
Preisentwicklung Festplatte 40GB
                            Miniaturisierung in der
                            Halbleitertechnologie
     1. Moore´sche Gesetz (G.Moore, IEDM Tech. Dig.11, 1975)

                                                                                 -2
                                                                           10
                                                                                 -3
                                                                           10
                                                                                                              1. Moore´sches Gesetz
                                                                           10
                                                                                 -4                           Daten von Prozessoren



                                                           Abmessung [m]
                                                                                 -5
                                                                           10
                                                                                 -6
                                                                           10
                                                                                 -7
                                                                           10
                                                                                 -8
                                                                           10
                                                                                 -9
                                                                           10
                                                                                -10
                                                                           10
                                                                                -11
                                                                           10
                                                                                 1960   1970   1980   1990   2000    2010   2020   2030   2040
                                                                                                              Jahr

J.Birnbaum, R.S.Williams in Phys.Today 53, 38(2000)
http://www.aip.org/web2/aiphome/pt/vol-53/iss-1/captions/p38cap3.html
                             Miniaturisierung in der
                             Halbleitertechnologie
       2. Moore´sches Gesetz (G.Moore, 1975)

                                                                                 5
                                                                            10
                                                                                               Markt
                                                                                 4
                                                                            10                 Investitionen
                                                                                                2.Moore´sches Gesetz
                                                                                 3
                                                                            10

                                                           Milliarden US$
                                                                                 2
                                                                            10

                                                                                 1
                                                                            10
                                                                                 0
                                                                            10

                                                                                 -1
                                                                            10
                                                                                 -2
                                                                            10

                                                                                 -3
                                                                            10
                                                                                 1960   1970    1980   1990   2000     2010   2020   2030   2040
                                                                                                               Jahr

J.Birnbaum, R.S.Williams in Phys.Today 53, 38(2000)
http://www.aip.org/web2/aiphome/pt/vol-53/iss-1/captions/p38cap4.html
Wirtschaftliche Grenzen
                                                            Markt  Invest.
Erzielbarer Gewinn: Gewinn[%]                                               100%
                                                               Markt


               100


                80
  Gewinn [%]




                60


                40


                20


                 0
                 1960   1970   1980   1990   2000    2010   2020   2030   2040
                                              Jahr
         Grenzen konventioneller
          Halbleitertechnologie




K.L.Wang, J.Nanosci.Nanotech. 2002, 2, 235
     Übungen: Projekte
• STM: Bildaufnahme, Mo. 12 - 13 Uhr
• Computersteuerung eines Modellfahrzeuges
  Mi. 11 - 12
• Segelboot: Datenerfassung von GPS und
  Echolot, Di. 11 – 13 Uhr
• Automatische Erfassung des Lichteinfalles und
  Kontrastregelung eines Displays,
  Mi. 15 – xx Uhr

								
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