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Quartus教程:华为

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Quartus教程:华为 Powered By Docstoc
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华为技术有限公司
                               1.10
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            资源类别   工具类                      共28页




      Quartus工具使用指南
             (仅供内部使用)




 拟制   苏文彪                日期    2000/03/23

 批准                      日期   yyyy/mm/dd

 批准                      日期   yyyy/mm/dd




            华为技术有限公司

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             Quartus 工具使用指南                        请输入文档编号



                                      修订记录
    日期          修订版本                        描述     作者
2000/02/23 1.00               初稿完成
2001/04/11 1.10               第一次修订




2001-04-16                           版权所有   侵权必究   第2页   共28页
              Quartus 工具使用指南                                                                                        请输入文档编号



                                                            目         录
 1 前言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
 2 概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
 3 快速入门 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
  3.1 流程图 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
  3.2 流程各阶段介绍 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
      3.2.1 Design Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
      3.2.2 Cerate a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
      3.2.3 Add Sources Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
      3.2.4 Compile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
      3.2.5 Timing Analyze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
      3.2.6 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
      3.2.7 Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
      3.2.8 In-syntem verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
 4 Quartus软件使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
  4.1Quartus 软件功能简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
  4.2 设计输入方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
      4.2.1 流程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
      4.2.2 设计思想 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
      4.2.3 设计输入支持 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
      4.2.4 文件类型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
      4.2.5 资源库 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
      4.2.6 文本编辑器 Text Editor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
      4.2.7 Block / Schematic 编辑器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
  4.3 Compile Setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
  4.4Compile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
  4.5 Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
      4.5.1 进入 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
      4.5.2 Default Assignments             . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
      4.5.3 指定Entity / Node 的Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
  4.6Timing Analyze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
      4.6.1 功能介绍 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
      4.6.2 Timing Report . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
  4.7FloorPlan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
      4.7.1 功能介绍 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
      4.7.2 Last/Current FloorPlan View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
  4.8 Simulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
      4.8.1 功能简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
      4.8.2 指定仿真器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
      4.8.3 仿真器设置和仿真                    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
      4.8.4 波形比较 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
 5 TCL 流程简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
  5.1 相关文件简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2001-04-16                                             版权所有          侵权必究                                              第3页      共28页
              Quartus 工具使用指南                                                                                          请输入文档编号

      5.1.1 源文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       26
      5.1.2 生成文件/约束文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   26
      5.1.3Tcl 文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     27
  5.2 脚本运行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        27
      5.2.1 准备文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          27
      5.2.2 shell方式下运行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              27
      5.2.3 GUI方式运行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             27
 6 附录 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   28



                                                             表目录
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                                                             图目录
 图1 Quartus 使用流程图 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
 图2 Quartus GUI 主界面 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
 图3 Project Wizard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
 图4 project 界面 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
 图5 Add files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
 图6 Chip & Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
 图7 管脚设定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
 图8 Compile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
 图9 compilation report window . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
 图10 Rout view . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
 图11 Timing seting 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
 图12 Clock seting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
 图13 Timing driven setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
 图14 Fmax 报告 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
 图15 查看寄存器时延路径信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
 图16 在Floorplan 中显示时延路径信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
 图17 General simulator setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
 图18 Test vetor 设定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
 图19 波形编辑器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
 图20 Draw a block           . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
 图21 Edit Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
 图22 Pin naming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
 图23 Pin linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
 图24 Pin check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
 图25 在GUI中运行TCL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27




2001-04-16                                              版权所有          侵权必究                                              第4页       共28页
             Quartus 工具使用指南                                                 请输入文档编号



                                  Quartus工具使用指南


关键词          流程   Altera   Quartus   Compile   Assignment   Floorplan
摘    要       本文主要介绍Altera 公司提供的Quartus 软件的使用流程和使用方法                         规范公司利用该
             软件进行FPGA设计
缩略语清单
参考资料清单

                                         参考资料清单

      名称               作者              编号           发布日期          查阅地点或      出版单位
                                                                    渠道        若不为本
                                                                            公司发布的
                                                                            文献 请填
                                                                             写此列




1     前言

     为了规范FPGA部的资源文档                  现整理出一系列资源              并按类别进行相应的分类        即可作为
有一定经验工程的参考资料也可作为新员工的培训教材
     时间紧迫         人力       精力有限      文档难免美中不足           或有一些bug         希望各位读者在阅读之中
能够不吝赐教            FPGA资源小组全体成员将对您的支持表示感谢


2     概述

     本文首先对Quartus 的流程作个入门级的介绍                        之后对Quartus 流程中各阶段进行较为详细
的介绍          最后简要介绍了一下如何使用TCL进行Quartus 流程的脚本方式运行
     全篇使用了一个Demo              方便读者学习




2001-04-16                              版权所有      侵权必究                       第5页   共28页
             Quartus 工具使用指南                                                               请输入文档编号

3     快速入门

3.1 流程图

                                            Design Entry



                                            Create project



                                         Add Sourcese

                                                                           modification
                                             Compile




              Compiler                                     Timing     Recompile use
              setting     Compile     Assignments
                                                        Requirement   Time-Driven




                                        Timing Analyze


                                             Simulate



                                            Programming



                                     In-System Verification



                                       System Production


                                     图1 Quartus 使用流程图

3.2 流程各阶段介绍

3.2.1 Design Entry
     Quartus 软件支持 网表          .edn   .edf        HDL       Verilogh HDL    VHDL     设计文件的输入       使
用Quartus 软件进行FPGA设计时                 必须先进行设计文件的输入                      可通过一些文本编辑工具上进行
如工作站的Vi           VIM      也可在Quartus 软件上利用其文本                        图形    波形      MegaWizard 等编辑
工具进行设计的输入                可查看4.2.6 和4.2.7

3.2.2 Cerate a Project

3.2.2.1 软件环境路径设置
     对工作站        请在/home/user/.cshrc 中添加如下的路径设置
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        setenv Qpath /vendor/altera/quartus /bin
        if L$ LM_LICENSE_FILE then
                sentenv LM_LICENSE_FILE 2100@ LICSRV : $ LM_LICENSE_FILE
        else
                sentenv LM_LICENSE_FILE 2100@ LICSRV
        endif
        set path = ($path $Qpath)
     对PC机       请在Autoexec.bat文件中设置
     Set Path=quartus_install\bin\

3.2.2.2 启动
     使用 quartus& 命令启动图形界面




                                     图2 Quartus GUI 主界面


     使用 Quartus_cmd             -f    prep3.tcl 启动shell输入界面   关于使用Tcl 的脚本方式请
见节5

3.2.2.3 工程建立
     第一次运行会弹出New Project Wizard ... 对话框




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             Quartus 工具使用指南                                                     请输入文档编号




                                   图3 Project Wizard
     关闭该向导         请在工作站的合适的目录结构下建一个布线的工作目录                             把布局布线用的.edf
等网表拷贝到该目录下              如在 如建立一个布线工程目录                 /home/user/... /Apnr    把lab目录下的
prep3.edf 拷贝到Apnr 下
     在菜单 File ->New 中     选择Project File 选项    New 一个Project File      在下面的图形框中指
定Project 目录到已建的工程目录下如Apnr               选择顶层名为设计顶层名如prep3




                                    图4 project 界面
     则在主界面的Project Navigator 窗口中         Hierarchies 中显示该工程名字

3.2.3 Add Sources Files
     选中菜单 Projet -> Add Files to Project ..., 在弹出的 General Settings 窗口        选 Add files 子窗
口    浏览原文件的目录 并选中原文件               pre3.edf    点击 Add 按纽

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             Quartus 工具使用指南                                                           请输入文档编号
     Quartus 工具采用对原文件link的方式而非拷贝到project的方式                             因此在设计流程上              建议把
布线需要的相关网表                .edf    .vhd   .v   .lmf   拷贝到布线的工程目录下              同时      由于Quartus 的
自带的综合优化能力很弱                     在流程上         需要用FC2/Synplify 等综合工具对设计进行综合                     把门级
网表拷贝到工程目录下




                                               图5 Add files
     则在主界面的Project Navigator 窗口中                    Files 中显示所添加的设计文件

3.2.4 Compile
     Quartus Compiler首先提取定义层级设计联接信息及进行语法检查                                  然后产生设计的打平网
表数据库
     Quartus Compiler 工具包含一系列功能模块                      如      设计检查   综合     装配       文件输出等         在
整个Compile 工程中           可在信息框中看运行结果

3.2.4.1 综合工具指定
     在Project 菜单中        在EDA Tools setting中指定所采用的综合工具如FC2                      DA    Synplify 等

3.2.4.2 Compile 参数设置
     Quartus 允许对整个设计或层级设计中的任一层进行Compile                               并为每个Compile 设置一个环
境如使用芯片               封装      编译模式            是 否 Timing_driven compilation to achieve performance
goals)等      这就是 Compilation focus 的概念
     选中菜单 processing            > compile mode      进入菜单 processing > compiler settings (或使用
wizard)      在弹出的窗口中
     general 子菜单       在current compiler 输入当前compiler 组名              如    当前进行的是TOP层的
compile      用顶层实体名作为该编译器名                    在Compile 中选择要编译的实体
     Chip&Device 子菜单            选择有关器件参数等及管脚分配                     请把     Sepcific device selected in
  Available device    list   打开
     mode 子菜单        指定compilation speed等参数


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     Synthesis&Fitting 子 菜 单   第一次运行时            把 use Timing_driven compilation to achieve
performance goals 关闭
     Verification子菜单    打开 Run timing analyses




                                    图6 Chip & Device




                                      图7 管脚设定




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3.2.4.3 Compile
     可先执行Alanyze       对设计进行检查          再进行综合
     执行菜单processing -> Start Compiler     在状态窗口看运行的进度         在信息窗口看错误报告
信息     双击信息条可在原文件中进行错误定位                    在report窗口中可查看各项report




                                        图8 Compile

3.2.4.4 Report
     在报告窗口中          工具按分类列出各种报告               可在Processing 菜单中   选open compilation
report 调出报告窗口




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                              图9 compilation report window

3.2.4.5 View Fit FloorPlan and Assigment
     1.      Floorplan View
     查看已布局布线的Floorplan          在菜单 Processing -> Open last Compilation Floorplan   在菜
单View中可选择看Package 或Labs 或 Cells         在该模式下不能修改Assigment
     2.      显示Rout 信息
     选中要查看的cell         在菜单Routing中选查看扇入/扇出的情况和Rout 延时                 在信息框中显示输
入    输出path 和cell 的表达式        如下图




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                                      图10 Rout view

3.2.4.6 Assignments 使用
     用于控制综合和布局布线                   如 Pin Assignment   Synthesis Logic Options   Timging
Requirement等      属于高级设计       必要时才指定
     方法      在菜单Tools -> Assigment Organizer 中

3.2.4.7 Timing Setting
     在菜单 Project > Timing Setting > Other Requirement & Options 进行各项时钟参数设置           如
建立时间         保持时间等的约束




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                                      图11 Timing seting 1


     在菜单Project > Timing Setting > Clock setting 的default required中设置运行最高频率




                                       图12 Clock seting
     指定按时间限制进行编译
        Processing > Compile Setting > Synthesis & Fitting中




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                                图13 Timing driven setting

3.2.4.8 Recompile
     在菜单中 选择 Processing > Start compile

3.2.4.9 View the Floorplan
     processing > Open Last compliation 查看fit的情况   参照3.2.4.5

3.2.5 Timing Analyze
     Quartus 可 对所有寄存器进行时序功能分析                  Trace 信号路径并在floorplan 编辑器中定位
敏感路径显示

3.2.5.1 Fmax 报告
     显示用户的频率要求下               最坏运行情况下的Fmax          该参数是否把输入/输出延时计算在内由
Project >Timing setting > Clock setting 的输入/输出延时包含选项设定         见图12
     查 看 Fmax 的 方 法 为 Processing > Open Compilation Report     在 报 告 窗 口 中 选 Timing
Analyze 当中的Fmax




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                                 图14 Fmax 报告

3.2.5.2 查看各寄存器时延路径
     可在fmax 报告窗口中或 Register-to-Register 中选择某个寄存器,   右键选择list Paths 则在下
面的报告窗口中详细列出path 的延时情况              还可path 的报告窗口中双击该path    则会在floorplan
中显示该path 和时延信息




                              图15 查看寄存器时延路径信息




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                              图16 在Floorplan 中显示时延路径信息


     对于违反设置的Quartus将以红色标记

3.2.5.3 Tsu     Tco报告
     同上方法查看

3.2.6 Simulation
     模拟器同Project一样可为每个设计设置独立的模拟环境即                        simulation focus   概念     可进行
功能仿真或门级仿真             带延时参数        由 Processing > General 中的mode设置

3.2.6.1 仿真工具选择
     在project 菜单中       进入 EDA tools setting 子菜单设定仿真工具            Quartus 带有所指定的
EDA工具的接口           因此可在一个Quartus 集成环境中进行项目设计

3.2.6.2 Simulator Settings
     进入模拟模式          Processing -> Simulate mode
     进入Processing > simulator setting
     在General中设置指定模拟器             同project focus 一样的概念




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                              图17 General simulator setting


     在Time & Vectors Setting子菜单中
        在Vector中输入Vector 文件 .vwf \.vec




                                   图18 Test vetor 设定
     在Mode 子菜单中设定仿真模式              Function 为功能仿真        Time 为带布线延时仿真

3.2.6.3 Waveform Editor
     在File > New 菜单中      选择Other Files 中的Vector Waveform file   凋出一个波形编辑器
     在Time 菜单中设置Grid等参数
     在图形编辑器中编辑输入激励波形                  可在 View > Auxiliary Windows > Node Finder中 查看管
脚     用filter过滤    在Node Finde 中把要激励或查看的信号一个个拖到波形窗口中然后进行编辑
    同Max + Plus     选中一信号可在菜单Value中设置如时钟等参数值

2001-04-16                          版权所有     侵权必究                       第18页   共28页
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                                  图19 波形编辑器

3.2.6.4 Run Simulation
     在Process > Run Simulation 运行模拟

3.2.7 Programming
     需要编程电缆

3.2.8 In-syntem verification
     把设计烧到FPGA中          通过实际板级系统的实际功能验证进行设计的修改


4     Quartus软件使用

4.1 Quartus 软件功能简介
     是全集成化的设计平台               支持多种输入方式    具有逻辑综合   布局布线   模拟    时序分析
器件编程等功能
     支持IP
     支持多处理器
     器件的系统级校验
     支持 Verilog / VHDL 测试平台

4.2 设计输入方法

4.2.1 流程
     可在图形界面中进行设计               具体流程见上面所示    也可采用命令方式的SCRIPT

4.2.2 设计思想
     支持三种设计思想           从上而下     从下而上    从中间向两极
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              Quartus 工具使用指南                                                                    请输入文档编号

4.2.3 设计输入支持
       支持电路图或逻辑功能图输入                         block
       文本编辑器进行文本输入                      AHDL       VHDL     Verilog
       Momory 编辑器             Hex     Mif
       支持第三方设计输入                    EDIF     HDL     VQM
       可使用LPM或宏单元                   Megafunction

4.2.4 文件类型
       1     由Quartus 自身提供的Text Editor / Block Editor /Momory Editor 产生的输入文件
Verilog      .v      VHDL      .vhd         AHDL     .tdf   Schemat-Symbal      .bst        Schematic-Block    .
bdf
       2   第 三 方 如 Exemplar            Synopsys      Synplicity 等     EDIF   .edf   .edif         .v    .vhd   .
vhdl          .vqm    .vig    等

4.2.5 资源库
       Quartus 提供和支持如下资源库
       1   LPM    Library of Parameterized Modules
       2   74系列库
       3   Primities 如与门等
       4   添加用户库             在菜单 Project > General Setting > user librarys 中添加

4.2.6 文本编辑器 Text Editor

4.2.6.1 功能
       具有行号标识           HDL模板          颜色标注           用* 标识 编辑状态等

4.2.6.2 进入
       在当前Project下           New 一个HDL设计              Quartus自动调出内置的Text Editor

4.2.6.3 模板调用方法
       在文本编辑状态下                 Insert > Template

4.2.6.4 参数设置
       Tools > Options .. >Text Editor        同时可设置各种Editor 参数

4.2.7 Block / Schematic 编辑器
       该编辑器可进行逻辑功能图或电路图的输入 同时可调用LPM                                           Primitives Megafunctions
用户单元等             主要采用从上而下的设计思想

4.2.7.1 进入
       在菜单 File > New > Block /Schematic


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             Quartus 工具使用指南                                                请输入文档编号

4.2.7.2 参数设置
     Tools > Options .. >Block/Symbol Editor

4.2.7.3 Creat a block
     在工具条上选择 Block Tools           在空白地方画合适的一个Block




                                     图20 Draw a block


     选择 Selection Tools 工具条上的图标            箭号       双击Block   弹出Block Properties 窗口   在
General 子窗口的Name 中输入该Block名字                   在Instance Name 中输入该Block 在该层设计的例化
名    在I/OS子窗口中进行Block管脚的定义                 作完后选择OK




                                        图21 Edit Block
     在Selection 状态下即选箭号图标             在Block右击      选择 AutoFit   至此完成Block的输入


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4.2.7.4 Enter Symbol
     在Block空白处双击弹出Symbol对话框                 在Library 栏中选择LPM 或Primitive 或其他      右边
窗口为预览 在选中器件后双击将在Block窗口出现该器件并可移动 移动到合适位置后左键确认
对LPM器件         同时进行参数设置           同Max + Plus     一样     在MegaWizard 条上还可根据模板的提
示进行定制功能块            选择Repeat-Insert mode则可以连续放置该选定的器件
     在Selection 状态下即选择箭号图标               双击该block 调出Block Properties 进行管脚的设定       参
数设定等
     依此方法        调出I/O的Pin Symbol

4.2.7.5 管脚命名
     双 击 Pin Symbol      弹 出 Pin Properties 窗 口    在 General 的 Pin Name 中 输 入 管 脚 名
Name<number>       Clk   Din[7   0] 等




                                        图22 Pin naming

4.2.7.6 Symbol 和Block的管脚连线
     使用工具条上的直角node或bus连线
     对block间的连线          可用bus把一组信号联接在一块接到另一个block                    Quarus能自动根据
block管脚的相同命名看成是同一根连线
     对与Symbol的联接         由于是明确的信号线             可用图标node 直角连线相连
     当线与block相连后         在线的末端block的边界上有个                mapper   图标的出现
     当一根连线一头放空时               可用名字关联




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                                      图23 Pin linking
     对block间名字不一样的            点击mapper图标       在General 中选择输入输出方式        在Mapping中
输入信号名          对node线   也可右键点击选择Properties输入信号名
     在selection状态下      把光标移动到线上           conduits      右键点击并选中 Properties 菜单   在窗
口signals中检查各block间的连线是否正确




                                       图24 Pin check


     至此       整个Block输入设计完成

4.2.7.7 Create HDL file
     在Tools -> Create HDL file for current file .. 菜单中   可由当前的Block 产生相应的 HDL 文
本
     当设计调用了LPM          在产生HDL时同时也把该Lpm 的HDL文件产生出来

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4.2.7.8 Block Edit 的用途
     对适用Quartus 流程设计           可用Block Edit 进行顶层模块的设计        提高设计的编辑速度             同
时    Block Edit 可提行为级的原理图输入思想

4.3 Compile Setting
     见3.2.4.2

4.4 Compile
     在Processing 的信息窗口中         对信息的查看       通过双击可在原设计中进行定位
     在右边的report窗口中可查看各项报告                见3.2.4.3

4.5 Assignments
     Assignments 主要用于控制逻辑综合和布局布线的操作                    如    Pin Assignment   Synthesis
Logic Options    Timing Requirements 等

4.5.1 进入
     在Project 窗口中选中一实体           右键进入或菜单Tools > Assignments Organizer

4.5.2 Default Assignments
     进行Project 的一些缺省的设置如Tco等




4.5.3 指定Entity / Node 的Assignments
     在Node Finder 中     Look用来定位实体位置          Filte用来过滤选择     start开始查找      选择要配
置的信号双击
     可在Customize中定制一个filter




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4.5.3.1 在下面窗口中进行设置




     该设置存成.ESF 文件

4.6 Timing Analyze

4.6.1 功能介绍
     支持单时钟或多时钟的分析如 Fmax                 Tsu   Th    Tco    Slack analyze for Fmax
     支持组合逻辑循环检测
     支持多种时序分析           器件    线路延时分析等
     输出格式支持第三方如.sdf文件等

4.6.2 Timing Report
     在Report 窗口的Timing Result中显示所有分析项目



4.7 FloorPlan

4.7.1 功能介绍
     图形界面        可显示或修改资源配置            pins   logic cell   cliques
     可用拖拉方式对pins / cell进行分配
     显示当前assignmeng 情况和编译结果
     显示MegaLab

4.7.2 Last/Current FloorPlan View
     在菜单 Processing > Open Last (/Current) Compilation FloorPlan     弹出FloorPlan Editer


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     可把last FloorPlan 的Cell 等拖拉到Current FloorPlan 上          或使用反标注        Back Annoate
工具

4.8 Simulator

4.8.1 功能简介
     支持 .vwf 的vector waveform 文件输入和兼容Max + Plus 的.vec 文件输入
     支持 Tcl/Tk Scripting
     支持 Verilog/vhdl 的Testbanch
     支持第三方         3rd   仿真工具     Verilog-xl    vcs   vss等

4.8.2 指定仿真器
     在菜单Project > EDA Tools Settings 中设置

4.8.3 仿真器设置和仿真
     见3.2.6.2

4.8.4 波形比较
     在波形器打开情况下             在菜单view > Compare to waveforms file


5     TCL 流程简介

5.1 相关文件简介

5.1.1 源文件
     HDL源文件        quartus.prep3.vhd
     门级网表        prep3.edf为经特定综合工具综合后的edf网表文件
     逻辑映射文件          prep3.lmf 为Quartus 工具fitting时要用到的逻辑映射文件               Quartus 工具支
持各种综合工具产生的edf 网表                该文件也可指定为由综合工具产生的lmf 文件

5.1.2 生成文件/约束文件
     prep3.psf 文件为工程设置文件               当建立一个工程并设定一些参数后               会产生该文件
     .prep3.csf 文件为编译设置文件              它由Quartus 产生      同时也是布线的约束文件           包含了一些
约束信息如管脚的定位               宏单元定位等          可修改该文件后让Quartus 再Compile 一次              则为按约
束的要求进行           如刚开始时        没有管脚定位           让工具自动跑一遍       在Processing -> Back note .. 中
对管脚反标注           则会在.csf 文件中 列出工具缺省的管脚分配                     此时可修改该分配再重新运行                当
然可在知道书写格式下先定义                  另外 .pin 文件是管脚的分配文件
     .prep3.csf.rpt为报告文件
     .prep3.esf文件为实体设置文件           当在Assignment organize 菜单中对一些时序进行约束后将产
生该文件         工具同时把该文件作为约束文件
     当然      .ecf 和.csf 文件也可以指定为用户自各的文件                  但格式需要按要求写

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     .prep3.quartus为图形方式的工程文件

5.1.3 Tcl 文件
     附件PowerKit_readme_ver4_0.doc和Powerkit_lib.tcl 提供有关tcl 语法和调用的帮助                        其中
Powerkit_lig.tcl请放到工程目录下
     .prep3.tcl 为用户编写的脚本文件                  注   prepare_project 是个task          用于整个运行的过程处
理    若用户自各写          语法较复杂         可通过对该文件中对工程名                   .csf   .esf    器件系列名的修改实
现
     adjust.tcl 为将所有的input 管脚的输入逻辑放在同一个megalab中的脚本

5.2 脚本运行

5.2.1 准备文件
     建立工程目录          拷贝设计文件          .edf 和.lmf    到指定的工程目录下
     准备好tcl 文件         Powerkit_lib.tcl 和prep3.tcl 及 adjust.tcl
     注       因为adjust 文件是在pc 机上试运行的                请修改里面的Quartus 安装路径

5.2.2 shell方式下运行
     在工程目录下          用如下方式启动
     Quartus_cmd        -f      prep3.tcl



5.2.3 GUI方式运行
     打开工程
     在View 菜单中选Auxiliary Window 子菜单中的Tcl console                  调出Tcl 的运行窗口         输入
     #source    adjust.tcl
     该约束文件要求input管脚的输入逻辑放在同一个megalab中                                运行后可通过foorplan 查看结
果
     运行该tcl时,csf,esf 文件被修改.在新的csf                esf文件的设置下再做布线




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                              图25 在GUI中运行TCL


6     附录

     在lab 目录中付有该文档所用到的设计源文件            tcl 文件




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posted:3/1/2010
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Description: 华为公司的Quartus教程,仅供参考