Boundary-Scan-Test in der Produktion by dou12761

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									          TEST & QUALITÄTSSICHERUNG


Hohe Abdeckung und genaue Diagnose                                                                          Der Schaltplan bestimmt, in welche Netze die Pins
                                                                                                            der JTAG-ICs in der jeweiligen Version „hineinrei-
                                                                                                            chen“, wo also überall Werte gelesen bzw. ge-


Boundary-Scan-Test                                                                                          schrieben werden können. Im Ergebnis des Tests
                                                                                                            gibt es Aussagen darüber, ob und wo genau Be-
                                                                                                            stück- bzw. Lötfehler vorliegen.


in der Produktion                                                                                                  Anforderungen
                                                                                                                an den Produktionstest
                                                                                                            Drei Hauptziele für den Produktionstest lassen sich
Tecs Prüftechnik, Furtwangen & Temento Systems, Berlin
                                                                                                            ganz allgemein formulieren:
                                                                                                            · Erreichen einer hohen Testabdeckung, für die Si-
Boundary Scan gewinnt rasant als ergänzendes Testverfahren in der                                             cherstellung einer hohen Produktqualität
                                                                                                            · Schnelles Testen, für einen raschen Markteintritt
Prüfung von elektronischen Baugruppen an Bedeutung. Dort, wo                                                  des Produktes
Testverfahren wie der Incircuit-Test und der Funktionstest in Sachen                                        · Niedrigste Kosten, durch rasche Erstellung von
                                                                                                              Tests auch für komplexe Produkte, durch Auto-
Kontaktierbarkeit bzw. Fehlerdiagnose limitiert sind, kann Boundary                                           matisierung von Prozessen und Nutzung von
Scan als komplementäres Verfahren zur Lösung beitragen. In dem Ar-                                            Standardlösungen.
                                                                                                            Angesichts stetig steigender technologischer An-
tikel werden die Möglichkeiten und die Implementierung von Boun-                                            forderungen, wie BGA-Gehäusebauformen, An-
dary Scan in den Produktionstest, am Beispiel der Testlösung Diatem                                         zahl Pins pro Bauelement, Anzahl der Board Layer,
aufgezeigt.                                                                                                 höhere Signalgeschwindigkeiten, allgemeine Mi-
                                                                                                            niaturisierung, sind die o.g. Hauptziele zuneh-
                                                                                                            mend schwerer miteinander zu vereinbaren.
                                                                                                            Schneller am Markt sein zu wollen oder zu müs-
                                                                                                            sen, erhöht den Druck auf den Produktentste-
                                                                                                            hungszyklus. Diesen abzukürzen geht nicht selten
                                                                                                            zu Lasten der zur Verfügung stehenden Zeiten im
                                                                                                            Testbereich. Eine eher kritisch zu sehende Kon-
                                                                                                            sequenz angesichts dessen, dass jede neue µP Ge-
                                                                                                            neration im Vergleich zur vorangegangenen den
                                                                                                            Testaufwand etwa verdoppelt.
                                                                                                            Und mit Blick auf die Testkosten, welche selbst ty-
                                                                                                            pisch bis zu 30% der gesamten Herstellungskos-
                                                                                                            ten des Produktes betragen, liegen die Prioritäten
                                                                                                            klar auf der Hand: Es gilt, der Fertigung Testtech-
                                                                                                            niken zur Verfügung zu stellen, die einerseits er-
                                                                                                            forderliche Zeiten und Kosten reduzieren, und an-
                                                                                                            dererseits auch bei stetig steigenden technologi-
                                                                                                            schen Anforderungen die Produktqualität sichern.

Bild 1: Kombination der Tests                                                                                            Teststrategie
In der zweiten Hälfte der 80iger Jahre entwickelte       über die JTAG-Scan-Zellen gelesen oder geschrie-   Entscheidend ist es, nach gründlicher Projektana-
eine Gruppe von visionären Testingenieuren die           ben werden. Das Einlesen der Werte IN bzw. das     lyse eine Teststrategie zu entwerfen, die die mög-
Boundary-Scan-Technologie. Anspruch dieser Ent-          Auslesen der Werte AUS der Komponente erfolgt      lichen Testverfahren so kombiniert, dass maxímale
wicklung war es, für nicht oder nur aufwändig            seriell über die JTAG-Scan-Zel-
kontaktierbare elektrische Knoten trotzdem einen         len. Somit werden die Signal-
Zugriff zu ermöglichen. Die Kontaktiermöglichkeit        werte per Schieberegister trans-
sollte insbesondere dann ermöglicht werden,              feriert. Jeder JTAG-fähige IC hat
wenn neue Gehäusebauformen bzw. Platzverhält-            Pins mit den Bezeichnungen:
nisse einen physischen Zugriff mittels Testadapter       TCK...Testclock
eingeschränkt oder gar unmöglich machen. Die             TMS...Test Mode Select
genannte Entwicklungsgruppe, bekannt als Joint           TDI...Test Daten In
Test Action Group (JTAG), führte ihre Arbeiten           TDO...Test Daten Out
schließlich konsequent zur Standardisierung nach         TRST…Test Reset (optional).
IEEE.                                                    Werden die auf einem Board
Unter der Bezeichnung IEEE1149.1 ist als Norm            vorhandenen JTAG-fähigen ICs
spezifiziert, wie digitale ICs im Einzelnen auf-         über einen externen BUS seriell
zubauen sind. Neben der eigentlichen Kernlogik           (TDO => TDI => TDO) und paral-
eines ICs (z.B. das Gatter-Array eines FPGAs) gehö-      lel (TCK, TMS, TRST) miteinan-
ren dann auch für jeden Pin eine JTAG-Scan-Zelle         der verbunden, so ist die Signal-
sowie, zur internen Ablaufsteuerung dieser Zellen        beobachtung nicht mehr nur an
ein TAP-Controller zur Schaltung. Dabei sind die         der Komponente, sondern jetzt
JTAG-Scan-Zellen innerhalb als Schieberegister           auch auf Board-Ebene möglich.
miteinander verbunden. Durch entsprechende an
den TAP-Controller gegebene Befehle, wird die
Kernlogik des ICs für die Zeit des Testens von dem
Kontakt zu den Pins abgetrennt, und es können in                    Bild 2: Analysereport
diesem Zustand Signalwerte für HIGH bzw. LOW                          zur Testabdeckung


2   EPP NOVEMBER/DEZEMBER 2005
Qualität bei minimalen Testkosten zustande                                                                                         Bild 3: Interaktiver Testreport
kommt. Die Nachteile eines Verfahrens werden
dabei durch die Vorteile des anderen, komplemen-
tären Verfahrens wettgemacht. Zur Verfügung
stehen dafür heute sowohl optische als auch elek-
trische Testverfahren. Eine beispielhafte Einord-                                                                                   in der Applikation tatsächlich
nung der Verfahren zeigt Bild 1, wobei Boundary                                                                                     haben werden, und welche Be-
Scan klar zur Gruppe der elektrischen Testverfah-                                                                                   reiche durch andere elektrische
ren gehört.                                                                                                                         Testverfahren noch abzude-
                                                                                                                                    cken sind.
         Betrachtungen                                                                                                              An dieser Stelle sei betont, dass
                                                                                                                                    Boundary Scan seit der Einfüh-
      zu den Testverfahren                                                                                                          rung der Technologie seinen
Die Automatische Optische Inspektion (AOI) kann                                                                                     Leistungsbereich deutlich er-
sehr flexibel an verschiedenen Abschnitten der                                                                                      weitert hat. Entgegen sich stel-
Produktion eingesetzt werden (z.B. nach Lotpas-                                                                                     lenweise noch hartnäckig hal-
tendruck, Bestückung und Löten). AOI ersetzt                                                                                        tenden Meinungen, können mit
heute in vielen Bereichen die sonst übliche Sicht-                                                                                  Boundary Scan dank Cluster-
prüfung.                                                                                                                            Methoden hohe Testabdeckun-
Der Incircuit-Test (ICT) ist wegen den Adaptions-                                                                                   gen auch mit wenigen JTAG-ICs
kosten insbesondere für mittlere bis große Produk-                                                                                  erreicht werden. So gesehen,
tionsvolumina wirtschaftlich. Für jedes neue Pro-                                                                                   kann BoundaryScan bereits ab
jekt muss ein Nadelbettadapter erstellt werden,                                                                                     ein JTAG IC sinnvoll sein [1,2].
was deutlich auf der Kostenseite zu Buche schlägt.                                                                                  Wurde die Analyse erfolgreich
Der Flying-Probe-Tester (FP) macht einen reinen                                                                                     erstellt, so liegt im Prinzip der
                                                                                                                                    komplette Boundary-Scan-Prüf-
                                                                                                                                    plan für den Test in der Produkti-
                                                               Boundary Scan ist                                on bereits vor. Sowohl Prototypen als auch Serien-
 Über Temento Systems:                                      komplementär – Vorteile
                                                                                                                tests können somit unmittelbar und ohne Zeitver-
                                                                                                                zug vorgenommen werden.
 Temento Systems S.A. entwickelt und vertreibt Test         beim Einsatz im Prüffeld                            Im Fehlerfall liefert das System einen interaktiven
 & Debug-Lösungen als Soft- und Hardware, für Test                                                              Testreport, in welchem der Anwender eine präzise
                                                         Dass Boundary Scan als elektrisches Testverfahren
 Automatisierung elektronischer Produkte, im spe-                                                               Aussage darüber erhält, welche Fehler, geordnet
                                                         auf den ersten Blick gut zu optischen Verfahren
 ziellen von SoC (System on Chip), FPGA, Leiterplat-                                                            nach Kategorie, wo genau aufgetreten sind. Im
                                                         passt, liegt auf der Hand. Der vorteilhafte und
 ten/Boards, MCMs (Multi-Chip-Module) und Syste-                                                                Beispiel in Bild 3 wurde ein GND-Fehler ermittelt.
                                                         komplementäre Charakter des Verfahrens auf
 men. Anders als traditionelle EDA-Software-Anbie-                                                              Das Netz „Proto2_IO28“ ist betroffen. Um nun
                                                         elektrischer Ebene wird aber vor allem bei zusam-
 tern positioniert sich Temento mit einer großen                                                                schnell Details einsehen zu können, wird über
                                                         menhängender Betrachtung mit FP, ICT und FT
 Bandbreite von Lösungen, unter Ausrichtung auf                                                                 Klick auf das betroffene Netz der Netznavigator
                                                         deutlich.
 den System-Design-Test, beginnend im frühst mög-                                                               aufgerufen.
                                                         Am konkreten Beispiel des Boundary-Scan-Test-
 lichen Design-Stadium (Virtual Test) bis hin zum                                                               Im Netznavigator, in Bild 4 zu sehen, werden die in
                                                         systems Diatem (Temento Systems, France) soll
 Hardware-Test (Physical Test). Lösungen von Te-                                                                einem Netz verbundenen Komponenten mit ent-
                                                         nachfolgend die Arbeitsweise veranschaulicht und
 mento werden von verschiedenen Teams in Ent-                                                                   sprechender Pin Bezeichnung dargestellt. Zur bes-
                                                         wichtige Ergebnisfenster vorgestellt werden.
 wicklung, Fertigung und Wartung/Reparatur ge-                                                                  seren Visualisierung kann per Klick in die Layout-
                                                         Boundary Scan liefert bereits früh erste Ergebnisse,
 nutzt, überwiegend in Unternehmen der Branchen                                                                 Ansicht gewechselt werden. Der PCB-Viewer mar-
                                                         und zwar bereits beginnend in der Phase der
 Halbleiter, Consumer-Elektronik, Computer, Auto-                                                               kiert die fehlerhaften Netzbereiche.
                                                         Schaltungsentwicklung und konkret in Form eines
 motive bzw. Luft- und Raumfahrt
                                                         Analysereports zur Testabdeckung.
                                                         Im Beispiel in Bild 2 hat die Analyse ergeben, dass       Leichte Implementation
analogen Incircuit-Test, d.h. digitale ICs werden        455 von insgesamt 559 Netzen mittels Boundary
nicht getestet, Lötstellen an ICs können jedoch ge-      Scan erreichbar sind. Dies entspricht einer maxi-          in den Produktionstest
gebenenfalls mittels vektorlosen Testverfahren           malen Testabdeckung von 455/559 => 81%. Die            Je nach Ausrichtung und Kapazität der jeweiligen
überprüft werden. Der Flying-Probe-Tester kommt          durch das Testfile aktuell erreichte Anzahl der Net-   Elektronikproduktion, kann die Integration von
allerdings ohne Nadelbettadapter aus, da die Kon-        ze beträgt absolut 390. Das sind 69% Gesamttest-       Boundary Scan verschiedenartig erfolgen. Nach-
taktierung über fliegende Finger erfolgt. Er ist da-     abdeckung über alle Netze, und 85% bezogen auf         folgend wiederum Diatem als Beispielsystem:
mit flexibler als der ICT und wird vorteilhaft bei       die erreichbaren JTAG-Netze. Durch weitere Opti-       Als Einzelprüfplatz „Stand-alone“:
kleinen Produktionsvolumen eingesetzt.                   mierung sind also noch 15% Steigerung möglich.         Dieser Prüfplatz besteht dann aus einem PC (oder
Der Funktionstest (FT) gibt eine JA/NEIN Aussage         Im Ergebnis des Reports können die Testingenieu-       auch Notebook) mit der installierten Diatem-Pro-
darüber, ob das Board seine Funktion erfüllt. Im Fall    re somit sehr frühzeitig feststellen, welche Reich-    duction-Station bzw. Repair Station, einem Hard-
von NEIN (Prüffehler), steht somit nur fest, dass das    weite die “virtuellen Nadeln“ von Boundary Scan        ware-Controller (z.B. USB Controller, oder PCI-
Board fehlerhaft ist, nicht aber WO der Fehler zu fin-
den ist bzw. WAS für ein Fehler aufgetreten ist.

                      Fazit
Im Vergleich der elektrischen Testverfahren unter-
einander fällt auf, dass sowohl ICT als auch FP in
Sachen Kontaktierbarkeit (zunehmend) limitiert
sind. Schätzungen sprechen davon, dass die Abde-
ckung der Testknoten mit ICT und FP von derzeit
ca. 50% auf ca. 10% im Jahr 2010 sinken wird.
Beim Funktionstest wird mit steigender Komplexi-
tät der Baugruppen die Fehlerdiagnose immer
schwieriger bis praktisch unmöglich.                     Bild 4: Netznavigator


                                                                                                                                      EPP NOVEMBER/DEZEMBER 2005     3
          TEST & QUALITÄTSSICHERUNG




Bild 5: Kommunikation von Diatem

Karte) und dem(n) zu testenden Board(s) selbst.       Mit Blick auf die am Anfang des Beitrages formu-
Die Test- und Diagnosefunktionen von Diatem           lierten Anforderungen lässt sich feststellen:
müssen nicht zwangsläufig über die von Temento        Mit dem Einsatz von Boundary Scan im Produkti-
mitgelieferte grafische Anwenderoberfläche auf-       onstest, in Ergänzung zu herkömmlichen Testver-
gerufen werden. Diatem ist eine Serverapplikati-      fahren (wie z.B. ICT und FT), wird eine höhere Ge-
on, die z.B. auch unter populären Programmen          samttestabdeckung erreicht. Auf Grund des kom-
wie LabView oder LabWindows lauffähig ist.            plementären Wirkens des Verfahrens werden bis-
Als integrierte Lösung in ATE-Systemen (ICT, FP):     herige Beschränkungen herkömmlicher Testver-
Dass Boundary Scan in Kombination mit ICT zwei-       fahren bzgl. Kontaktierbarkeit und Fehlerdiagnose
fellos zu einer wesentlich höheren Gesamttesttiefe    kompensiert. Qualität wird auch bei komplexen
führt, wird allein schon durch den Trend unterstri-   Projekten sicher gestellt!
chen, der ATE Hersteller entweder eigene Lösungen     Boundary Scan kommt Bereichs- bzw. Abteilungs-
anbieten oder auf Partnerschaften mit spezialisier-   übergreifend zum Einsatz, und beginnt bereits pa-
ten Boundary-Scan-Systemherstellern setzen lässt.     rallel zur Produktentwicklung. Beim Übergang
Zu erwartende Unterschiede in der Leistungsfähig-     zum Produktionstest liegt der Test bereits fertig
keit eines eigenentwickelten Systems im Vergleich     vor und kann zeitnah im Sinne des schnellen Tes-
zum Produkt eines spezialisierten Herstellers, sind   tens ausgeführt werden. Modifikationen sind
nicht verwunderlich. Schließlich ist der Standard     ebenfalls rasch zu realisieren. Etwaige Wartezeiten
IEEE1149.1 nicht gleichzusetzen mit einem Test-       für Adapter-Zubehör entfallen.
system. Es kommt auf das Firmen-Know-how und          Als programmierbares, adapterloses Verfahren ist
den Vergleich objektiver Leistungsparameter an.       Boundary Scan flexibel, wirtschaftlich und amorti-
Wie hoch ist die Testabdeckung? Wie gut sind die      siert sich schnell. Einmalige (heute sehr günstige)
Diagnosemöglichkeiten?                                Anschaffungskosten stehen extreme Zeiteinspa-
In Bezug auf das Beispiel des Diatem-Testers sind     rungen sowohl in der Programmerstellung als
hier wiederum alle Optionen offen: Implementie-       auch der Fehlerdiagnose gegenüber. Zudem redu-
rung der Diatem-Production-Station in das ATE         zieren sich Kosten herkömmlicher Verfahren, z.B.
System. Oder auch Nutzung des in einem ATE Sys-       durch teilweise, manchmal auch vollständige Sub-
tem vorhandenen JTAG Features mit nachfolgen-         stitution von sonst erforderlichem Testzubehör,
der genauerer Diagnose im Fehlerfall über die Dia-    wie zum Beispiel Testnadeln beim ICT.
tem Repair Station.

Fazit und Zusammenfassung                              Literaturhinweis:
Leichte Integrierbarkeit von Boundary Scan in die      [1] Boundary Scan mit Diatem: FAQ – Fragen und
Produktion heißt somit, vor allem offene Stan-         Antworten; PDF-Broschüre, Temento Systems, Aug.
dards, flexible und modulare Lösungen vorzufin-        05
den, die der Vielfalt der Produktionsumgebungen        [2] Electronic Engineering mit Boundary Scan: Bo-
entspricht: Vom separaten Einzeltestplatz bis hin      ard-Test nicht nur für die Produktion; PDF-Broschü-
zur Vollintegration in ATE Systeme. Im Beispiel des    re, Temento Systems, Sept. 05
DIATEM® Testers liegen die Integration erleich-
ternden Schwerpunkte klar auf Schnittstellen
Standards (C/C++, DCOM), offenen Formaten             Productronica, Stand A1.138
(TCL, JAM, SVF...), und die gänzliche Absage an       www.tecs-prueftechnik.de & www.temento.com
proprietäre Programmiersprachen (Bild 5).


4   EPP NOVEMBER/DEZEMBER 2005

								
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