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					Cible matérielle
ASIC-FPGA
Hanene Ben Fradj et Zouhour
Ben Azouz
Introduction
Cibles matérielles sont rendues possibles par les progrès réalisés en
   technologie d’intégration

   SSI : Small Scale Integration (dizaine de transistors)

   MSI : Meduim Scale Integration (centaine de transistors)

   LSI : Large Scale Integration (Milliers de transistors)
     Besoin d’outils de conception + automatisation  Outils CAD


   VLSI : Very Large Scale Integration (Centaine de milliers de
    transistors)
     Outils CAD indispensables pour gérer la complexité de la
       conception et de la fabrication du Circuit Intégré (CI).


                                                                        2
Plan
 Technologie
 Niveau de modélisation
 Classification




                           3
Les transistors: la technologie de base des
CI
    Les CI (ou chips) représentent la réalisation courante de tout
     système informatique
    Un CI : un ensemble de transistors + connections
                                                  MOS: metal oxcyde semiconductor
                                                  NMOS: nchannel mos
               Drain              Drain           PMOS: pchannel mos

                                                   Nmos             Nmos
    Grille         nmos             pmos
    Gate                                        Grille=1         Grille=0

               Source            Source
      Sur Nmos : Si Grille ==1, alors Drain et Source connectées
      Sur Pmos : Si Grillle ==0, alors Drain et Source connectées           4
    Un inverseur (NOT) dans la technologie
    CMOS
CMOS : complementary mos (circuit comportant des Pmos et des Nmos


                VDD ‘1’                   VDD ‘1’                   VDD ‘1’



                p                         p                         p
                              A=1                           A=0
A                                                0                            1
                    Y = A'
                n                         n                         n


    GND
                                         GND                        GND
    Masse ‘0’
                                         Masse ‘0’                  Masse ‘0’5
 Exercice 1
De quel type de porte s’agit-il ?

                                     z= NAND(x,y)

                                     x    y     z
                                     0    0     1
                                     0    1     1
                                     1    0     1
                                     1    1     0



    NOT                       NAND                  6
 Exercice 2
Comment réaliser une porte NOR en technologie CMOS
            z= NOR(x,y)

           x    y     z
           0    0     1
           0    1     0
           1    0     0
           1    1     0


                                NOR
                                                     7
Plan
 Technologie
 Niveau de modélisation
 Classification




                           8
Niveaux de modélisation des CI
   Les transistors représentent un niveau de modélisation
    des CI, appelé aussi niveau électrique
   D’autres modèles existent: + détaillés (- abstrait)
      Dessin de masque (niveau physique)
   D’autres modèles existent: + abstrait (- détaillés)




                                                             9
    Niveaux de modélisation des CI
   Les propriétés d’un système peuvent être spécifiés selon
    trois domaine:
       Comportemental: Information fonctionnel du système
          Que fait-il?
       Structurel: Information schématique.
        Les différents sous-systèmes et comment sont-ils liés?
       Physique: Information géométrique.
        Taille, forme et placement physique?
   Pour chaque domaine il y a plusieurs niveaux d’abstraction.



                                                                 10
Description d’un système
   Description structurelle :
       en explicitant de quoi ce système est fait. On décrit la structure
        interne d'un bloc. Par exemple : un microprocesseur contient un
        ensemble de registres, une ALU, un UC, des caches, et le tout
        est connecté de telle et telle façon".
       Les sous-blocs (registres, ALU) peuvent eux-aussi
        éventuellement être modélisés à partir de sous-blocs, etc,
        jusqu'à arriver à des blocs de base ulta-simples (bascules D).
   Description comportementale:
       en décrivant son comportement : on se moque de ce qu'il y a
        dedans, seul ce qui compte c'est ce qu'il fait. Un bloc est donc
        une boîte noire, donc on décrit le fonctionnement à l'aide d'une
        ou plusieurs fonctions.

                                                                           11
Description d’un système
   En pratique, on commence par une description comportementale
    (car les spécification d'un système sont souvent données sous
    forme algorithmique).
   Puis, à force de simulations et de mesures de performances, on
    essaye d'identifier des grands blocs. La description devient alors
    mixte : une partie structurelle donnant la liste des blocs et la façon
    dont ils sont reliés entre eux, alors que les blocs eux sont encore
    représentés sous forme comportementale.
   On ré-applique ensuite ce procédé récursivement à chaque bloc
    (décomposition en sous-blocs, sous-sous-blocs), jusqu'à obtenir une
    description presque totalement structurelle à base de bascules D et
    fonctions logiques simples.
   Des outils se chargent alors de traduire tout ça automatiquement en
    portes logiques.



                                                                        12
    Diagramme en Y de Gajski
                                             1                       Domaine structurel
 Domaine comportemental                      2

             Système                         3
                                                                  Processeur, ASIC, ASIP, FPGA, etc.
               Algorithme                    4                 Modules matériel
            Transfert de registres                         UAL, registres
                                             5          Portes, bascules, etc.
                            Logique
                     Fonction de transfert          Transistor

                                                 Rectangle
                                                 Plan des cellules
                                                 Plan des modules
                                                 Plan de masse
1 Architecturale
                                                 Partitions physiques
2 Algorithmique
3 Bloc fonctionnel                   Domaine physique
4 logique
              Chaque cercle correspond à un niveau d’abstraction: Abstraction croissante
5 circuit     de l’intérieur vers l’extérieur.
                                                                                                  13
Conception des circuits VLSI
   Circuit VLSI (centaines de milliers de transistors)

         Automatisation du procédé de fabrication

          Vérification basée sur la simulation (au lieu des
    cartes)

        Utilisation de langages de description du matériel
    (HDL)



                                                               14
Plan
 Technologie
 Niveau de modélisation
 Classification
     ASIC
       PLD (programmable logic Device)




                                          15
  Les composants (HARD)
                                                ASIC



                    CUSTOM                                                SEMI-CUSTOM


       Circuits                  Circuits                    Circuits                     Circuits
  sur mesure                  précaractérisés               prédiffusés                 configurables



        Full                     Standard                Sea of     Gate
                                                                                 FPGA      CPLD         PAL
       Custom     ASIC             cell
                                                          gate      array


                                                                          SRAM      Antifuse
ASIC         : Application Specific Integrated Circuit
FPGA         : Field Programmable Gate Array
                                                                                    PLD
CPLD         : Complex Programmable Logic Device
PAL          : Programmable Array Logic
GAL          : Generic Array Logic = PAL
SRAM         : Static Random Acess Memory

                                                                                                        16
ASIC: Full Custom
                                        ASIC



             CUSTOM                                             SEMI-CUSTOM


 Circuits                Circuits                  Circuits                     Circuits
sur mesure            précaractérisés             prédiffusés                 configurables



  Full                   Standard              Sea of     Gate
                                                                       FPGA      CPLD         PAL
 Custom                                         gate      array
                           cell

                                                                SRAM      Antifuse




        ASIC    : Application Specific Integrated Circuit




                                                                                              17
  ASIC: Full Custom
            Au départ


                                            Au final


             SPECIFICATI
                ONS




                +




Approche   « full custom »
   Conception au niveau transistor
   Permet des circuits mixtes analogique/numérique
   Effort de conception très important
   Surface réduite, performance très importantes

                                                       18
ASIC: Standard Cell
                                          ASIC



              CUSTOM                                              SEMI-CUSTOM


  Circuits                 Circuits                  Circuits                      Circuits
 sur mesure             précaractérisés             prédiffusés                 configurables



   Full                    Standard              Sea of     Gate
                                                                       FPGA CPLD              PAL
  Custom                                          gate      array
                             cell

                                                            SRAM        Antifuse




         ASIC          : Application Specific Integrated Circuit




                                                                                              19
  ASIC: Standard Cell
         Au départ


                              BIBLIHOTEQUE       Au final
                               D’ELEMENTS
                            PRE-CARACTERISES
         SPECIFICATIO
             NS




             +

                        +


Approche     « standard cell»
  Utilise des librairies de cellules primitives
       Portes AND, OR, registres, SRAM, etc.
   Effort de conception réduit, performances souvent proches du
  full-custom
                                                                   20
 ASIC:Circuits prédiffusés
                                        ASIC



             CUSTOM                                             SEMI-CUSTOM


 Circuits                Circuits                  Circuits                     Circuits
sur mesure            précaractérisés             prédiffusés                 configurables



  Full                   Standart              Sea of     Gate
                                                                       FPGA      CPLD         PAL
 Custom                                         gate      array
                           cell

                                                                SRAM      Antifuse




     ASIC     : Application Specific Integrated Circuit




                                                                                              21
ASIC: circuits prédiffusés




Réseaux de transistors déjà implantés dans le silicium, mais non
interconnectés.
 C’est l ’interconnexion des transistors qui personnalise le circuit en
fonction de l ’application visée.
                                                                       22
   ASIC: Gate Array
              Au départ


                                                 Au final


             SPECIFICATIONS




                  +




• Bandes de cellules de hauteur fixe séparées par des canaux de routage
• Il est possible aussi d’utiliser des bibliothèques de composants pré-
caractérisés
                                                                     23
    ASIC: Sea of Gates




          Gate array                            Sea of gates

circuit composé de blocs contigus de transistors
les connexions passent entre les blocs ou par-dessus

                                                               24
ASIC: les circuits configurables
                                        ASIC



             CUSTOM                                             SEMI-CUSTOM


 Circuits                Circuits                  Circuits                     Circuits
sur mesure            précaractérisés             prédiffusés                 configurables



  Full                   Standart              Sea of     Gate
                                                                       FPGA      CPLD         PAL
 Custom                                         gate      array
                           cell

                                                                SRAM      Antifuse




                                                                                              25
Plan
 Technologie
 Niveau de modélisation
 Classification
     ASIC
       PLD (programmable logic Device)
         Définition et principe
         Technologie de programmation

         Classification




                                          26
Les circuits configurables: définition

 Composants standard programmables
 électriquement:
   Une   seule fois (fusibles, antifusibles)
     ou
   Plusieurs fois: reprogrammables




                                                27
Les circuits configurables: principe
des architectures
 Ensemble de ressources logiques (portes,
  bascules,…etc) qui peuvent être
  interconnectées de différentes façons.
 Réalisation de fonctions booléennes sous
  forme d’une somme de produits (PAL,
  PLA)
 Un réseau de bloc logiques configurables
  (FPGA)

                                         28
Plan
 Technologie
 Niveau de modélisation
 Classification
     ASIC
       PLD (programmable logic Device)
         Définition et principe
         Technologie de programmation

         Classification




                                          29
     Les circuits configurables:
     technologie de programmation

                          Le choix se fait selon des
                          critère:
fusible
                              • La vitesse de
                              programmation
                              • La densité d’intégration
                              • La facilité de mise en
                              œuvre ( programmation
                              sur site,
                              reprogrammation)



                                                  30
Les circuits configurables:
technologie de programmation
   Programmation une seule fois (PAL)
     Fusibles  (métal)
     Antifusible (CAPACITE MOS),

   Nombre de configurations limité(EEPROM)
     Transistor   MOS à grille flottante
   Configuration à chaque mise sous tension
    (FPGA)
     SRAM



                                               31
Technologie de programmation
   Fusible :
     destruction d’un fusible par passage d’un courant
      supérieur à celui de l’alimentation.
   Antifusible:
     en  appliquant une tension importante (16V pendant
      1ms) à une zone isolante entre deux zones semi-
      conductrice fortement dopée, ce dernier diffuse dans
      cette zone et la rend conductrice.
     Chaque cellule occupe 1,8um2 (700um2 pour un
      fusible)
     Hormis la non reprogramabilité, c’est la meilleure
      technologie (vitesse et surtout une très haute densité
      d’intégration)                                        32
    Technologie de programmation:
Transistor MOS à grille flottante (EPROM)
   L’apparition du transistor MOS à grille
    flottante a permis de rendre le composant
    bloqué ou passant sans l’application
    permanente d’une tension de commande.

   L ’application d’un potentiel sur la grille
    supérieure provoque le passage d ’une
    partie des électrons du canal à travers la
    mince couche d ’oxyde, ce qui charge la
    grille flottante. Lors de la lecture, une
    tension appliquée sur la grille supérieure est
    complètement masquée par la charge
    négative emmagasinée sur la grille flottante.
    Cela équivaut à un transistor toujours
    bloqué.
   Pour passer d'un 0 (transistor bloqué) à un 1
    (transistor passant), on applique une tension
    sur la source. Cela a pour effet d'attirer les
    électrons hors de la grille flottante.
                                                     33
 Technologie de programmation:
Transistor MOS à grille flottante (EPROM)
    UV-EPROM : n’est pas utilisé dans les PLD
    EEPROM
       Reprogrammation d’une façon sélective (par partie)
       Une cellule nécessite 6 transistors pour sa réalisation (75 à 100 um2 en CMOS
        0,6um  une surface importante réduit la densité d’intégrations
       Le nombre de programmations est limité (100 CMOS 0,6um) à cause de la
        dégradation des isolants
       La programmation ou l’effacement d’une cellule dure qlq millisecondes


    Flash EPROM
         N’autorise pas une programmation sélective
         Une cellule nécessite 2 transistors une densité d’intégration importante: trois à
          4 fois plus que EEPROM mais 10 fois moins que l’antifusible
         Le nombre de cycle de programmation est plus grands que EEPROM
         Temps de programmation de qlq dizaine de us et temps d’effacement de qlq ms
         Inconvénient: nécessite un tension supplémentaire (de 12V) de programmation
          et d’effacement
         Programmation in-situ

                                                                                           34
Technologie de programmation
Technologie SRAM (FPGA)
 Technologie CMOS standard
 Portes de transmission ou multiplexeurs commandés par
  des cellules SRAM
 Les mémoires SRAM permettent de configurer les
  interconnexions et de programmer les cellules
 Programmation illimitée Programmation à chaque
  mise sous tension (à partir d’une mémoire externe
  EPROM)
 6 transistors permet un accès sélectif et rapide (qlq ns)
  Densité d’intégration plus faible (flash EEPROM) mais
  elle bénéficie de l’évolution technologique importante (
  contrairement au EEPROM et flash EEPROM)


                                                         35
 Technologie de programmation
  Technologie SRAM (FPGA)


        Cellule                           Cellule
        SRAM                              SRAM

                              Lignes de
                              connexion
                                           MUL
 Ligne de          Ligne de                         Entrée d’un
connexion         connexion                         bloc logique




                                                            36
Plan
 Technologie
 Niveau de modélisation
 Classification
     ASIC
       PLD (programmable logic Device)
         Définition et principe
         Technologie de programmation

         Classification




                                          37
PAL
                                         ASIC



              CUSTOM                                             SEMI-CUSTOM


 Circuits                 Circuits                  Circuits                     Circuits
sur mesure             précaractérisés             prédiffusés                 configurables



  Full                    Standart              Sea of     Gate
                                                                        FPGA      CPLD         PAL
 Custom                                          gate      array
                            cell

                                                                 SRAM      Antifuse




        PAL      : Programmable Array Logic




                                                                                               38
    PAL


  PAL est le concept de base des PLD (programmable Logic
Device)
 PAL: la disposition des transistors et des connections est
fixée, mais on peut détruire ou remettre une connexion.
 Principe : Qcq soit la complexité d’une fonction logique, elle
peut être écrite sous la forme d’une somme de produits: matrice
de portes AND et porte OR




                                                           39
                   PAL




liaison non programmable
liaison programmable       40
                            40
 Circuits logiques programmables

 Selonle caractère programmable des
 matrices AND et OR, il existe :
   PAL   ( programmable array logic):
       Matrice de ET programmable, matrice OU figée
   PROM     ( programmable read-only memory)
       Matrice de ET figée, matrice OU programmable
   PLA   ( programmable logic array)
       Matrice de ET programmable, matrice OU programmble



                                                             41
PROM




       42
PLA




      43
PLA: exemple




               44
PAL: exemple




               45
    Les circuits configurables:exercice
Donnez le câblage du circuit ci-dessous en utilisant :
     1. PAL
     2. PROM
                                           a            b            c
                                                                                          Predefined link
                                                                                          Programmable link

                                                                                  !a & !b & !c
                           Address 0                                          &
                                                                                  !a & !b & c
                           Address 1                                          &




                                                                                                              Programmable OR array
                                                                                  !a & b & !c
                           Address 2                                          &
                                                                                  !a & b & c
                           Address 3                                          &
                                                                                  a & !b & !c
                           Address 4                                          &
                                                                                  a & !b & c
                           Address 5                                          &
                                                                                  a & b & !c
                           Address 6                                          &
                                                                                  a & b & c
                           Address 7                                          &
                                       a       !a   b       !b   c       !c




                                                                                                 l

                                                                                                     l

                                                                                                         l
                                       Predefined AND array                                      w   x   y




                                                                                                                                46
    Les circuits configurables: exercice
Donnez le câblage du circuit ci-dessous en utilisant :
     1.PAL                            a  b   c
                                                                             Predefined link
     2. PROM                                                                 Programmable link

                                                                   !a & !b & !c
                                Address 0                     &
                                                                   !a & !b & c
                                Address 1                     &




                                                                                                 Programmable OR array
                                                                   !a & b & !c
                                Address 2                     &
                                                                   !a & b & c
                                Address 3                     &
                                                                    a & !b & !c
                                Address 4                     &
                                                                    a & !b & c
                                Address 5                     &
                                                                    a & b & !c
                                Address 6                     &
                                                                    a & b & c
                                Address 7                     &
                                            a !a b !b c !c




                                                                                     l

                                                                                         l

                                                                                             l
                                            Predefined AND array                     w   x   y

                                                                   w = (a & b)
                                                                   x = !(a & b)                                          47
                                                                   y = (a & b) ^ c
Les circuits configurables: SPLD(simple
programmable logique Device)




                                          48
SPLD: Classification selon la
structure de sortie
   Trois types de structures de base:
     Combinatoire
     Séquentielle
     Versatile




                                         49
 SPLD:Combinatoire




- Certaines broches peuvent être utilisées aussi bien en entrée qu’en sortie grâce
à un système de logique 3 états. La commande de cette dernière est configurée
au moment de la programmation.
- La structure de sortie permet aussi de réinjecter les sorties en
entrée (Feed-back).

                                                                               50
SPLD: Séquentielle

   Ces circuits sont composés de bascule D. Les sorties des
    bascules sont de type trois états contrôlées par un signal de
    validation Enable ou OE, et une horloge est commune à toutes
    les bascules (clock).




                                                                51
SPLD: Versatile

   Ce type de structure représente les P.A.L. les plus évoluées,
    car ces structures proposent quatre configurations possibles:
    combinatoires et séquentielles




                                      S1 S0




                                                                52
SPLD: Versatile




                  53
Les circuits configurables: SPLD(simple
    programmable logique Device)

Matrice de ET réalisant
tous les produits possibles
(maxtermes) connectée
aux sorties par des OU


Grande surface de Si
utilisée. Ces circuits ne
sont plus utilisés
aujourd’hui




                                    54
CPLD
                                        ASIC



             CUSTOM                                             SEMI-CUSTOM


 Circuits                Circuits                  Circuits                     Circuits
sur mesure            précaractérisés             prédiffusés                 configurables



  Full                   Standart              Sea of     Gate
                                                                       FPGA      CPLD         PAL
 Custom                                         gate      array
                           cell

                                                                SRAM      Antifuse




CPLD : Complex Programmable Logic Device




                                                                                              55
CPLD

• Les CPLDs regroupent
plusieurs PALs
                                     PAL                 PAL
interconnectés par un
réseau de connexions
programmables.
•Les CPLDs sont les
prémisses des premiers        E/S   MATRICE D’INTERCONNECTIONS   E/S
FPGAs.


• Ces circuits ne sont plus
utilisés aujourd’hui car
                                     PAL                 PAL
remplacés par les FPGAs.




                                                                  56
CPLD

   Un seul point de connexion relie entre eux les
    blocs logiques. Les temps de propagations des
    signaux sont constants et prédictibles (avant
    routage)  ce n’est pas le cas des FPGA (voir
    plus tards)
   la technologie de programmation est
    généralement EEPROM ou Flash EPROM)




                                                     57
                 CPLD/ EPLD(Erasable)

 Altera MAX 7000 Macrocell structure




Réseau ET-OU
avec 8 termes
produits
+ Multiplexeur
programmable




                                        58
  FPGA
                                            ASIC


                 CUSTOM                                             SEMI-CUSTOM


     Circuits                Circuits                  Circuits                     Circuits
    sur mesure            précaractérisés             prédiffusés                 configurables



      Full                   Standart              Sea of     Gate
                                                                           FPGA      CPLD         PAL
     Custom                                         gate      array
                               cell

                                                                    SRAM      Antifuse


           FPGA           : Field Programmable Gate Array

Les blocs logique sont plus nombreux et plus simples que les CPLD mais cette fois
les interconnexions entre les blocs logiques ne sont plus centralisées

                                                                                                  59
FPGA : architecture
Un FPGA est à la base :
 Un réseau de blocs de logique
   programmable (Configurable
   Logic Block -CLB), chaque bloc
   pouvant réaliser des fonctions
   complexes de plusieurs variables,
   et comportant des éléments à
   mémoire

   Un réseau d’interconnexions
    programmables entre les blocs

   Des blocs spéciaux d’entrée et de
    sortie avec le monde extérieur
    (Input/Output Block –IOB).



                                        60
FPGA: Architecture
 L’architecture reflète la topologie du
  réseau de routage
 Styles architecturaux:
     îlotsde calcul, majoritaire chez Xilinx
     hiérarchique, majoritaire chez Altera




                                                61
Architecture îlots de calcul
                         Élément configurable :
                         •   élément logique
                         •   élément de mémorisation
              EC         •   élément arithmétique
                         •   entrée/sortie


                         Réseau de routage :
                         •   lignes horizontales
                         •   lignes verticales




                         Matrice de connexions




              BC   MC
                         Bloc de connexions            62
Architecture hiérarchique
   Les réseaux de routage d’une architecture
    hiérarchique dépendent du niveau de hiérarchie
    dans lequel on se trouve.
   Ceci permet une optimisation du routage par
    niveau

   Très répandu chez Altera et Lattice



                                                 63
Architecture hiérarchique


                          Réseau de routage de
                          niveau 2

                          Élément Hiérarchique
                          de niveau 2


   Réseau de routage de   Réseau de routage de
   niveau 1               niveau 3

   Élément Hiérarchique   Élément Hiérarchique
   de niveau 1            de niveau 3
                          • éléments logiques

                          • éléments de

                          mémorisation
                          • ...                  64
FPGA: Configuration
   Arrangement Matriciel de blocs logiques avec configuration des :

       1. La fonction de chaque bloc
       2. Interconnexions entre les blocs logiques
                                                          Choix configurable




                                                                   0
                                 Entrées
                                                         D
                                               4-LUT          Q    1   Sortie




                                                                       65
FPGAs : Field Programmable Gate Arrays




                                         66
  FPGA :Les Look Up Tables
 Ce sont de petits éléments de mémorisation, qui reflètent
 la table de vérité d’une fonction logique.
                                     In 0   In 1   In 2   In 3
LUT = Table de scrutation
LUT 4 entrées = RAM 2octets
                              SRAM


                              SRAM

In 0
                              SRAM
In 1
       LUT 4   Out
In 2                          SRAM
In 3
                              SRAM


                              SRAM
                                                                  Out


                                                                 67
FPGA : Les Look Up Tables
              In 0   In 1   In 2   In 3




   1111   0


   1110   1


   1101   1


   1100   0


   1011   0


   1010   1
                                          Out




                                                68
FPGA :Les Look Up Tables
              In 0 = 0   In 1   In 2   In 3




   1111   0


   1110   1


   1101   1


   1100   0


   1011   0


   1010   1
                                              Out




                                                    69
FPGA : Les Look Up Tables

             In 0 =0   In 1   In 2   In 3




  1111   0


  1110   1


  1101   1


  1100   0


  1011   0


  1010   1
                                            Out




                                                  70
FPGA : Les Look Up Tables

            In 0 =0   In 1 = 1   In 2   In 3




 1111   0


 1110   1


 1101   1


 1100   0


 1011   0


 1010   1
                                               Out




                                                     71
FPGA : Les Look Up Tables

              In 0 =0   In 1 = 1   In 2   In 3




   1111   0


   1110   1


   1101   1


   1100   0


   1011   0


   1010   1
                                                 Out




                                                       72
FPGA: Les Look Up Tables

             In 0 =0   In 1 = 1   In 2 =1   In 3 = 1




  1111   0


  1110   1


  1101   1


  1100   0


  1011   0


  1010   1                                             Out= 1 = In3 • In2 • In1 • Ino




                                                                           73
FPGA : CLB




             74
Exemple : implémentation d’un
additionneur série




                                75
FPGA: configuration
   Arrangement Matriciel de blocs logiques avec configuration des :

       1. La fonction de chaque bloc
       2. Interconnexions entre les blocs logiques




                                                                       76
FPGAs : Field Programmable Gate Arrays


   Le passage d’un bloc logique à un autre se fera par un nombre de
    point de connexion (responsable des temps de propagation)
    fonction de la position relative des deux blocs logique et de l’état
    d’encombrement de la matrice. Ces délais ne sont donc pas
    prédictible (contrairement au CPLD) avant le placement routage

   De la phase de placement des blocs logique dépendront donc
    beaucoup les performances du circuit en terme de vitesse




                                                                           77
FPGAs : Field Programmable Gate Arrays




                                         78

				
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