Introduction to Electronics - PowerPoint by eBc8Dt3

VIEWS: 23 PAGES: 30

									                         ‫الکترونیک دیجیتال‬
                              ‫مدارات ترکیبی‬

                                         ‫دکتر سعید شیری‬
                                   Rabaey ‫فصل هفتم کتاب‬




Amirkabir University of Technology
Computer Engineering & Information Technology Department
                                             ‫مقدمه‬
‫در مدارات ترتیبی خروجی مدار تابعی از ورودیها و حالت‬       ‫‪‬‬
          ‫فعلی است که در عناصر حافظه ذخیره شده اند.‬
‫برای ساختن حافظه مورد نیاز این مدارات از انواع مختلف‬      ‫‪‬‬
                            ‫فلیپ فالپ ها استفاده میشود.‬
                                      ‫مقدمه‬
  ‫مداراتی مثل فلیپ فالپها و لچ ها که دارای دو حالت‬     ‫‪‬‬
              ‫پایدار هستند ‪ BiStable‬نامیده میشوند.‬
‫برای ساختن این مدارات به دو ویژگی نیاز داریم: گین‬      ‫‪‬‬
                       ‫بزرگتر از یک و فیدبک مثبت‬
     ‫ساده ترین مدار ممکن را میتوان با استفاده از دو‬    ‫‪‬‬
    ‫معکوس کننده ساخت که بصورت ضربدری به هم‬
                                      ‫وصل شده اند.‬
   ‫این مدار دارای دو حالت پایدار است که تا وقتی که‬     ‫‪‬‬
‫مدار به منبع تغذیه وصل است در یکی از حاالت باقی‬
                                         ‫خواهد ماند:‬
                           ‫حالت 0: 1=’‪Q=0 , Q‬‬     ‫‪‬‬
                           ‫حالت 1: 0=’‪Q=1 , Q‬‬     ‫‪‬‬
‫این مدار دارای کاربرد مفیدی نیست زیرا راهی برای‬        ‫‪‬‬
                        ‫تعیین خروجی آن نیست.‬
‫‪The Bistability Principle‬‬
                   ‫در شکل مقابل ‪ VTC‬دو معکوس کننده رسم شده‬        ‫‪‬‬
                 ‫است. اگر این منحنی ها را با توجه به نحوه وصل‬
              ‫شدن ورودی و خروجی معکوس کننده ها به هم رسم‬
                    ‫کنیم، در منحنی حاصله فقط 3 نقطه کاری وجود‬
                                          ‫خواهند داشت: ‪A,B,C‬‬
               ‫اما نقطه ‪ C‬یک نقطه پایدار نیست و اگرخروجی در‬       ‫‪‬‬
                 ‫این نقطه قرار گیرد بعلت وجود نویز و گین بزگتر‬
                ‫از یک بالفاصله خروجی به یکی از مقادیر ‪ A‬و یا‬
              ‫‪ B‬منتقل خواهد شد. نقاط اخیر پایدار هستند زیرا گین‬
                                   ‫در این نقاط کمتر از یک است.‬
                                ‫مثال‬
    ‫مقدار حالت پایدار در مدار مقابل چیست؟‬   ‫‪‬‬
‫مدار دارای دو حالت پایدار است. برای حالت‬    ‫‪‬‬
       ‫0 ترانزیستور 0‪ MN‬بصورت خطی و‬
‫1‪ MN‬قطع است. بنابراین در اینحالت =’‪VQ‬‬
      ‫5 است. برای پیدا کردن ‪ VQ‬جریان با‬
‫جریان مقاومت بار سمت چپ برابر قرار داده‬
                                   ‫میشود.‬
  ‫بعلت تقارن برای حالت 1 نیز خروجی های‬      ‫‪‬‬
                 ‫مشابهی بدست خواهند آمد.‬
‫‪RS Latch‬‬
 ‫لچ ها مدارات دو حالته ای هستند که دارای ورودی برای تعیین حالت آنها هستند.‬   ‫‪‬‬
               ‫فرق لچ با فلیپ فالپ در این است که فلیپ فالپ دارای کالک است.‬
         ‫در این مدار دو ترانزیستور برای تغییر وضعیت خروجی اضافه شده اند.‬     ‫‪‬‬
     ‫ترانزیستور ‪ MNIA‬خروجی را به حالت 0 میبرد. اگر گیت این ترانزیستور به‬
     ‫‪ VDD‬وصل شود ترانزیستور در حالت خطی قرار گرفته و خروجی ‪ VQ‬را‬
‫صفر نموده و ترانزیستور ‪ MNOB‬خاموش خواهد شد. این امر‪ VQ‬را صفر کرده‬
                                                    ‫و ’‪ VQ‬را یک خواهد کرد.‬
                                    ‫از اینرو این ورودی ‪ reset‬نامیده میشود.‬   ‫‪‬‬
‫‪RS Latch‬‬
‫به روش مشابه اگر ‪ VDD‬به ترانزیستور سمت راست وصل شود ‪ VQ‬یک شده و ’‪VQ‬‬                   ‫‪‬‬
                                  ‫صفر میشود. بنابراین این ورودی ‪ set‬نامیده میشود.‬
‫در این مدار نباید به هر دو ورودی یک اعمال کرد زیرا خروجی را نامعین خواهد کرد.‬         ‫‪‬‬
                  ‫این مدار یک ‪ RS Latch‬و گاها ‪ NOR Latch‬نیز نامیده میشود.‬             ‫‪‬‬
‫اگر این مدار با گیت های ‪ NAND‬ساخته شود از حالتی که هر دو ورودی 0 شوند باید‬            ‫‪‬‬
                                                                        ‫پرهیز نمود.‬
      ‫در تکنولوژی های ‪ TTL, CMOS, BiCMOS‬مدار ‪ NOR‬ترجیح داده میشود.‬                    ‫‪‬‬
‫‪RS Flip Flop‬‬
  ‫برای پرهیز از حالت نامعین در لچ ها میتوان از یک کالک‬         ‫‪‬‬
                                                ‫استفاده کرد.‬
   ‫در مدار شامل کالک ورودی های ‪ R,S‬تا یک شدن کالک‬              ‫‪‬‬
 ‫غیرفعال باقی میماند. تا زمانیکه ‪ R‬و ‪ S‬قبل از لبه باالرونده‬
  ‫یک شوند و تغییرات آنها بعد از لبه پائین رونده کالک باشد،‬
                              ‫زمانبندی دقیق آنها مهم نیست.‬
 ‫با همزمان کردن ورودیها با کالک میتوان از وضعیت نامعین‬         ‫‪‬‬
                                                    ‫رها شد.‬
‫‪CMOS clocked SR flip-flop‬‬
            ‫در شکل مقابل نوعی از مدار ‪ RS-FF‬کالک دار نشان داده شده‬            ‫‪‬‬
                           ‫است که مداری حساس به سطح مثبت کالک است.‬
             ‫این مدار دارای دو معکوس کننده است که بصورت ضربدری به‬             ‫‪‬‬
             ‫هم وصل شده اند. عالوه بر آن با استفاده از 4 ترانزیستور دیگر‬
                                       ‫میتوان حالت فلیپ فالپ را تغییر داد.‬
          ‫ظاهرا تعداد ترانزیستورهای این مدار با تعداد ترانزیستورهای الزم‬      ‫‪‬‬
           ‫برای ساختن مدار با دو گیت ‪ NOR‬یک ‪ RS Latch‬برابر است‬
           ‫اما این صرفه جوئی به قیمت اندازه بزرگ ترانزیستورها تمام شده‬
                                                                       ‫است.‬
                       ‫وقتی که 1=‪ Q‬بوده و پالسی به ‪ R‬اعمال شود، ترکیب‬         ‫‪‬‬
                 ‫ترانزیستورهای 8‪ M4,M7,M‬تشکیل یک معکوس کننده را‬
            ‫میدهند. برای اینکه ‪ Latch‬بتواند تغییر خروجی بدهد، باید مقدار‬
            ‫‪ Q‬باندازه ای کاهش داده شود که از مقدار آستانه 2‪ M1-M‬کمتر‬
               ‫شود. وقتی این امر اتفاق می افتد، فیدبک مثبت باعث میشود تا‬
                                                  ‫حالت فلیپ فالپ تغییر کند.‬
              ‫برای رسیدن به این امر باید اندازه ترانزیستورهای ,6‪M5, M‬‬         ‫‪‬‬
                                              ‫8‪ M7, and M‬بزرگ شوند.‬
                               ‫مدار فوق هیچ توان استاتیکی مصرف نمیکند.‬        ‫‪‬‬
‫مثال: ‪Transistor Sizing of‬‬
‫‪Clocked SR Latch‬‬


  ‫برای اینکه ‪ Latch‬از 0 به 1 تغییر حالت دهد، باید حد پائین معکوس کننده متشکل از 2‪ (M5-M6)-M‬از‬          ‫‪‬‬
‫آستانه 4‪ M3-M‬یعنی از 2/‪ VDD‬کمتر باشد. یک فرض منطقی این است که تا زمانی که ‪ VQ’ > VM‬مقدار‬
                                             ‫‪ VQ‬صفر فرض شود و گیت 2‪ M‬را متصل به زمین بدانیم.‬
   ‫با مساوی قرار دادن جریان معکوس کننده ها بازای 2 / ‪ ( VQ = VDD‬با در نظر نگرفتن اثر مدوالسیون‬         ‫‪‬‬
‫کانال) میتوان شرایط مرزی اندازه ترانزیستورها را محاسبه نمود. برای جریان از رابطه اشباع استفاده میشود‬
                                                 ‫زیرا: ‪VSET = VDD = 2.5V and VM = 1.25V‬‬
‫فرض میشود که 6‪ M5,M‬اندازه مساوی داشته باشند و 6-5‪ W/L‬نسبت موثر ترانزیستورهای سری باشد. تحت‬             ‫‪‬‬
    ‫این شرایط شبکه ‪ pull-down‬را میتوان مشابه یک ترانزیستور با طول دو برابر در نظر گرفت در نتیجه:‬



                ‫اگر برای حل این معادله از داده های تکنولوژی 52.0 میکرون استفاده شود، خواهیم داشت:‬      ‫‪‬‬
                  ‫این یعنی اینکه برای هر یک از تک ترانزیستورهای 6‪ M5,M‬نسبت ‪W/L‬باید 5.4 باشد.‬           ‫‪‬‬




                                                                                                       ‫-‬
‫مثال: ‪Transistor Sizing of‬‬
‫‪Clocked SR Latch‬‬
‫در شکل زیر مقدار ’‪ VQ‬بعنوان تابعی از اندازه 6‪ M5,M‬نشان داده شده است. مالحظه‬         ‫‪‬‬
‫میشود که بازای ‪ W/L‬بزرگتر از 3 خروجی صفر میشود در حالیکه در محاسبات دستی‬
 ‫این مقدار 5.4 بدست آمده بود. دلیل این اختالف در نظر نگرفتن اثر مدوالسیون کانال و‬
                                                           ‫سایر ساده سازی هاست.‬
‫در شکل سمت راست نتیجه شبیه سازی انجام شده برای پاسخ گذرای مدار نشان داده شده‬        ‫‪‬‬
‫است. دوباره مشاهده میشود که ‪ W/L‬باید از 3 بزرگتر باشد تا ‪ latch‬تغییر حالت دهد.‬
‫‪Propagation delay‬‬
 ‫وجود فیدبک باعث میشود تا محاسبه دستی مقدار تاخیر انتشار مشکل شود. برای‬       ‫‪‬‬
  ‫ساده تر کردن مسئله فرض میشود که در مدار فوق 1=’‪ Q=0 , Q‬باشد. اعمال‬
                             ‫یک پالس به ‪ S‬باعث میشود تا خروجی تغییر کند.‬
       ‫در فاز اولیه تغییر خروجی ’‪ Q‬توسط 6‪ M5,M‬به زمین وصل میشود. از‬           ‫‪‬‬
‫آنجائیکه ‪ Q‬قبل 0 بوده است، 2‪ M‬روشن و 1‪ M‬قطع است. از اینرو پاسخ گذرا‬
      ‫توسط معکوس کننده شبه ‪ NMOS‬متشکل از2‪ (M5-M6) and M‬تعیین‬
   ‫میشود. هنگامی که ’‪ Q‬به آستانه سوئیچ کردن معکوس کننده 4‪ M3-M‬میرسد،‬
   ‫این معکوس کننده واکنش نشان داده و فیدبک مثبت وارد عمل میشود تا 2‪ M‬را‬
            ‫خاموش و1‪ M‬را روشن کند. اینکار به صفر کردن ’‪ Q‬شتاب میدهد.‬
‫این بررسی نشان میدهد که تاخیر خروجی’‪ Q‬تقریبا برابر با تاخیر معکوس کننده‬       ‫‪‬‬
                       ‫شبه ‪ NMOS‬متشکل از2‪ (M5-M6) and M‬میباشد.‬
 ‫برای بدست آوردن تاخیر انتشار ‪ Q‬کافی است که تاخیر معکوس کننده 4‪M3-M‬‬           ‫‪‬‬
                                                    ‫به مقدار قبل اضافه شود.‬
‫‪Propagation Delay of Static SR‬‬
‫‪Flip-Flop‬‬
                ‫مثال) با استفاده از شبیه ساز تاخیر انتشار مدار‬   ‫‪‬‬
               ‫قبلی بدست آمده و در شکل زیر رسم شده است.‬
              ‫اندزه ترانزیستور ها مطابق مثال قبلی تعیین شده‬
                     ‫است. بار خروجی ‪ Latch‬نیز معادل یک‬
                        ‫معکوس کننده در نظر گرفته شده است.‬
               ‫فلیپ فالپ ابتدا ری ست بوده و یک پالس به ‪S‬‬         ‫‪‬‬
                    ‫اعمال میشود. این امر ابتدا باعث میشود تا‬
                ‫خروجی ’‪ Q‬دشارژ شود در حالیکه ‪ Q‬همچنان‬
                ‫صفر است. هنگامی که ولتاژ آستانه 4‪M3-M‬‬
                   ‫فراهم میشود، خروجی ‪ Q‬شروع به افزایش‬
                 ‫میکند. تاخیر این انتشار تنها بر عهده معکوس‬
                                                 ‫کننده میباشد.‬
                ‫بر اساس شبیه سازی مقدار تاخیر انتشار برابر‬       ‫‪‬‬
                                                       ‫است با‬
‫‪Multiplexer-Based Latches‬‬
               ‫‪ Latch‬ها به روش های متفاوتی ساخته میشوند. یک روش متداول‬            ‫‪‬‬
                       ‫استفاده از مالتی پلسکر ساخته شده از گیت های انتقال است.‬
              ‫این مدار مشابه یک ‪ RS Latch‬معمولی کار میکند با این تفاوت که‬         ‫‪‬‬
             ‫اندازه ترانزیستورها تاثیری در عملکرد مدار ندارد و فقط کارائی آنرا‬
                                                                  ‫متاثر میسازد.‬
             ‫در شکل مقابل هنگامی که کالک 1 است ورودی ‪ D‬انتخاب شده و به‬            ‫‪‬‬
             ‫خروجی منتقل میشود. هنگامی که کالک صفر میگردد خروجی توسط‬
                                 ‫فیدبک موجود در همان وضعیت نگهداری میشود.‬
                  ‫وقتی که کال ک 1 است، حلقه فیدبک قطع است و لذا برای تغییر‬        ‫‪‬‬
                  ‫خروجی نیازی به غلبه بر آن نیست. از اینرو مسئله تغییر مقیاس‬
                                           ‫ترانزیستورها نیز وجود نخواهد داشت.‬
              ‫یکی از ایرادات این مدار این است که کالک به 4 ترانزیستور اعمال‬       ‫‪‬‬
           ‫میشود در حالی که در حالت ایده آل باید به یک ترانزیستور اعمال شود.‬
          ‫برای رفع این مشکل میتوان از مداری با ترانزیستور عبور استفاده نمود.‬
          ‫اگر چه این مدار ساده به نظر میرسد ولی خود دارای این مشکل است که‬
               ‫خروجی نمیتواند بیتشر از‪ VDD-VTn‬شود. عالوه بر آن این مدار‬
                                           ‫توان استاتیک هم مصرف خواهد نمود.‬
‫‪JK Flip Flop‬‬
‫در مدار ‪ JK Flip Flop‬سعی میشود تا با برقرای یک فید بک بر مشکل حاالت نامعین‬     ‫‪‬‬
                                                                   ‫غلبه شود.‬
                        ‫در این مدار وقتی )1,1)=)’‪ )CLK,Q‬باشد ‪ J‬فعال میشود.‬     ‫‪‬‬
                       ‫در این مدار وقتی )1,1)=)’‪ )CLK,Q‬باشد ‪ K‬فعال میشود.‬      ‫‪‬‬
 ‫اگر )1,1(=)‪ (J,K‬شود مقدار خروجی با هر پالس کالک عوض خواهد شد. اما طول‬         ‫‪‬‬
                  ‫کالک باید محدود باشد تا امکان عمل نامشخص وجود نداشته باشد.‬
‫‪JK Flip Flop‬‬
‫در شکل زیر به هر دو ورودی 1 اعمال شده است. مشاهده میشود که بعد از ‪2tp‬‬     ‫‪‬‬
  ‫خروجی تغییر میکند. لذا حداقل طول کالک باید ‪ 2tp‬باشد. اما اگر طول کالک‬
   ‫باندازه ‪ 4tp‬طول بکشد، هر دو خروجی مجددا عوض خواهند شد. که این امر‬
 ‫مطلوب نیست زیرا خروجی نهائی به طول کالک بستگی خواهد داشت. در نتیجه‬
            ‫برای عملکرد مطلوب ‪ JKFF‬باید طول کالک در این محدوده باشد.‬

 ‫از آنجائیکه محدودیت طول کالک مشکالت عملی دارد برای رفع آن از طراحی‬       ‫‪‬‬
                                       ‫‪ master slave‬استفاده میشود.‬
‫‪Master–slave JK flip-flop‬‬
 ‫طراحی ‪ Master-Slave‬با استفاده از دو ‪ JKFF‬ساخته میشود. فلیپ‬       ‫‪‬‬
 ‫فالپ اصلی )سمت چپ) فقط وقتی فعال است که کالک یک باشد. فلیپ‬
          ‫فالپ سمت چپ ) اسلیو) وقتی فعال است که کالک صفر باشد.‬
‫وقتی که کالک یک میشود، با توجه به مقدار ‪ J,K‬و خروجی اسلیو مقدار‬   ‫‪‬‬
   ‫خروجی ماستر تعیین میشود. وقتی که کالک صفر میشود، مقدار اسلیو‬
      ‫بر اساس خروجی ماستر تعیین میگردد. در نتیجه وجود فیدبک بین‬
      ‫خروجی اسلیو و ورودی ماستر حتی در کالک های طوالنی تر نیز‬
                                  ‫نوسان خروجی بوجود نخواهد آمد.‬
‫‪Edge-triggered JK flip-flop‬‬
‫فلیپ فالپ حساس به لبه از تفاوت تاخیر انتشار بین مسیرهای مختلف مدار استفاده‬      ‫‪‬‬
 ‫میکند. با انتقال از 1 به 0 کالک سیگنال ’‪ CLK‬بعد از تاخیر انتشار گیت 3 یک‬
‫خواهد شد. اما ’‪ S‬و ’‪ R‬فقط باندازه 2 تاخیر انتشار فعال باقی می مانند. از اینرو‬
              ‫این سه سیگنال فقط برای مدت زیر بطور همزمان فعال خواهند بود.‬

‫بعلت اینکه فلیپ فیلپ فقط برای مدت کوتاهی بعد از لبه 1 به 0 کالک فعال است،‬       ‫‪‬‬
                                           ‫به این مدار حساس به لبه میگویند.‬
 ‫میتوان مدار حساس به لبه باالرونده هم ساخت. در عمل ایده مدار حساس به لبه و‬      ‫‪‬‬
                                      ‫‪ master-slave‬با هم ترکیب میشوند.‬
‫-‪Master-slave positive edge‬‬
‫‪triggered register‬‬
 ‫در مدار زیر مالتی پلکسر با استفاده از گیت انتقال ساخته شده است. وقتی که کالک صفر‬   ‫‪‬‬
  ‫است، 1‪ T‬روشن شده و 2‪ T‬خاموش است. لذا ورودی ‪ D‬میتواند به ‪ QM‬برسد. در این‬
   ‫زمان 3‪ T‬قطع و 4‪ T‬روشن است در نتیجه معکوس کننده ضربدری 6‪ I5,I‬خروجی را‬
‫در وضعیت پایدار نگه میدارد. وقتی که کالک 1 میشود، قسمت ‪ Master‬از ورودی جدا‬
‫شده و نمونه برداری آنرا انجام نمیدهد. در عوض با روشن شدن 2‪ T‬و خاموش شدن 1‪T‬‬
    ‫معکوس کننده ضربدری 3‪ I2,I‬مقدار ‪ QM‬را در خود ذخیره میکند. همچنین با روشن‬
                     ‫شدن 3‪ T‬و خاموش شدن 4‪ T‬مقدار ‪ QM‬در خروجی کپی میشود.‬
‫‪Dynamic Transmission-Gate‬‬
‫‪Edge-triggered Registers‬‬
       ‫در شکل زیر یک رجیستر حساس به لبه که با مفهوم ‪ Master-Slave‬اما‬            ‫‪‬‬
                                    ‫بصورت پویا عمل میکند نشان داده شده است.‬
     ‫وقتی که 0=‪ CLK‬است، ورودی نمونه برداری شده و در گره 1 یعنی خازن‬             ‫‪‬‬
   ‫ورودی گیت 1‪ I‬ذخیره میشود. در این مدت گره 2 در شرایط امپدانس باال قرار‬
                                                                        ‫دارد.‬
  ‫در لبه مثبت کالک، گیت انتقال 2‪ T‬روشن شده و مقدار ذخیره شده در گره 1 به‬        ‫‪‬‬
‫خروجی ‪ Q‬منتقل میشود. در این حالت گیت 1‪ T‬قطع میشود و در نتیجه مقدار گره‬
   ‫1 برابر آخرین مقداری خواهد بود که در انتهای صفر بودن کالک در آن نوشته‬
                                                                    ‫شده است.‬
         ‫این نحوه پیاده سازی بسیار کاراست زیرا فقط به 8 ترانزیستور نیاز دارد.‬   ‫‪‬‬
‫‪Schmitt Triggers‬‬
‫مدارات اشمیت تریگر مدارات دو حالته ای هستند که دارای هیسترزیس هستند. یعنی مقدار‬       ‫‪‬‬
       ‫‪ VIL ,VIH‬به مقدار خروجی بستگی دارند. این خاصیت در مصارف شکل دهی به‬
           ‫سیگنال کاربرد دارد. عالوه بر آن این مدارات بخوبی قادر به حذف نویز هستند.‬
  ‫مدارات اشمیت تریگر هم با ترانزیستورهای دو قطبی و هم با ترانزیستورهای ‪CMOS‬‬           ‫‪‬‬
            ‫ساخته میشوند. هر دو حالت نیازمند بهره بزرگتر از یک و فیدبک مثبت هستند.‬
   ‫در یک مدار با هیسترزیس بازای ورودی 0 خروجی ‪ VOH‬است. اگر ورودی افزایش‬               ‫‪‬‬
 ‫یابد، مقدار خروجی در ‪ VU‬تغییر حالت خواهد داد و در حالت صفر دارای مقدار ‪VOL‬‬
 ‫خواهد شد. در این حالت اگر ورودی مجددا از 1 به 0 تغییر کند، خروجی در ولتاژ پائین‬
                         ‫تری تغییر حالت خواهد داد که ولتاژ تریپ نامیده میشود )‪.(VL‬‬
‫‪Schmitt Triggers‬‬
      ‫اختالف بین ولتاژ های تریپ ولتاژ هیسترزیس نامیده میشود.‬     ‫‪‬‬



  ‫مدارات اشمیت تریگر با یک عالمت خاص نمایش داده میشوند.‬          ‫‪‬‬

‫مقدار حاشیه امنیت نویز این مدارات بیشتر از مدارات معمولی است‬     ‫‪‬‬
  ‫و میتواند از ولتاژ منبع تغذیه هم بیشتر شود. مقدار حاشیه نویز‬
                            ‫برای این مدارات عبارت است از:‬
                              ‫مجموع این مقادیر برابر اس با:‬      ‫‪‬‬

 ‫برای مداری که بصورت ‪ rail-to-rail‬عمل میکند خواهمیداشت:‬          ‫‪‬‬
‫‪Schmitt Triggers‬‬
  ‫مدارات اشمیت تریگر نسبت به سیگنالهای نویزی که به آهستگی‬       ‫‪‬‬
 ‫تغییر میکنند نیز عملکرد بهتری دارند. در شکل زیر عمکلرد یک‬
          ‫گیت معمولی و یک گیت اشمیت تریگر مقایسه شده اند.‬
    ‫مدارات اشمیت تریگر قادرند تا سیگنالهای آهسته را تیز کنند.‬   ‫‪‬‬
‫‪CMOS Schmitt Trigger‬‬
 ‫در مدار زیر ترانزیستورهای ‪ MPF‬و ‪ MNF‬فیدبک الزم برای اثر‬        ‫‪‬‬
                                  ‫هیسترزیس را بوجود می آورند.‬
          ‫منحنی مشخصه این مدار در شکل زیر نشان داده شده است.‬    ‫‪‬‬
    ‫بازای 0=‪ VIN‬ترانزیستورهای ‪ MNO,MNI‬و همچنین ‪MPF‬‬              ‫‪‬‬
        ‫‪ ,MNF‬قطع بوده و ‪ MPO,MPI‬در ناحیه خطی هستند. لذا:‬
‫‪CMOS Schmitt Trigger‬‬
     ‫اگر ورودی بیشتر از ‪ VT‬گردد، ‪ MNI,MNF‬به اشباع‬           ‫‪‬‬
  ‫میروند. این ترانزیستورها با هم و در کنار یک ترانزیستور‬
              ‫‪ pull-up‬بصورت معکوس کننده عمل میکنند.‬
‫تا زمانیکه ‪ MNO‬قطع باقی بماند، جریان درین ‪MNI,MNF‬‬           ‫‪‬‬
                                     ‫برابر خواهد بود با:‬
‫با حل این معادله مقدار ولتاژ ‪ VGS‬ترانزیستور فیدبک برابر‬     ‫‪‬‬
                                            ‫خواهد بود با:‬
                     ‫‪CMOS Schmitt Trigger‬‬
                         ‫بنابر این ولتاژ ‪ VDS‬ترانزیستور ‪ MNI‬برابر خواهد بود با:‬    ‫‪‬‬




  ‫ولتاژ تریپ باالئی ولتاژی است که باعث میشود تا ‪ MNO‬روشن شود. مقدار آن برابر‬       ‫‪‬‬
                                                                    ‫است با:‬

                                                   ‫با حل این معادله خواهیم داشت:‬   ‫‪‬‬


   ‫برای تعیین ولتاژ تریپ پائینی فرض کنید که ولتاژ ورودی از ‪ VDD‬کاهش داده شود.‬      ‫‪‬‬
       ‫وقتی که ‪ VIN=VDD‬است ترانزیستورهای ‪ MPO,MPI,MPF,MNF‬قطع و‬
                                      ‫‪ MNO,MNI‬خطی هستند. لذا: 0=‪VOL‬‬
      ‫اگر ‪ VIN‬از مقدار‪ VDD-VT‬کمتر شود، ‪ MPI,MPF‬اشباع خواهند شد. این دو‬             ‫‪‬‬
      ‫ترانزیستور با هم و در کنارترانزیستور ‪ pull-up‬بصورت یک معکوس کننده عمل‬
                                                                        ‫میکنند.‬
‫تا زمانیکه ‪ MPO‬قطع است جریان درین ‪ MPI,MPF‬را میتوان مساوی در نظر گرفت:‬             ‫‪‬‬
                                                        ‫با حل این معادله داریم:‬    ‫‪‬‬
‫‪CMOS Schmitt Trigger‬‬
   ‫بنابراین ولتاژ سورس ‪ MPO‬نسبت به زمین برابر است با:‬       ‫‪‬‬



 ‫ولتاژ تریپ پائینی مقدار ولتاژ ورودی است که باعث میشود تا‬   ‫‪‬‬
‫‪ MPO‬روشن شود. بعبارت دیگر در ولتاژ تریپ پائینی داریم:‬

  ‫با حل این معادله ولتاژ تریپ پائینی بصوت زیر خواهد بود:‬    ‫‪‬‬
‫‪Timing Metrics for Sequential‬‬
‫‪Circuits‬‬
                                                      ‫سه زمان مهم در رابطه با یک رجیستر مطرح میشود:‬     ‫‪‬‬
  ‫)‪ set-up time (tsu‬زمانی است که داده معتبر باید قبل از تغییر از 0 به 1کالک در ورودی ‪ D‬آماده باشد.‬      ‫‪‬‬
                   ‫)‪ hold time (thold‬زمانی است که داده باید بعد از رخ دادن لبه کالک معتبر باقی بماند.‬   ‫‪‬‬
‫اگر داده از دو زمان فوق پیروی کند )‪ propagation delay (t tc-q‬زمانی است که طول میکشد داده ‪ D‬به‬           ‫‪‬‬
                                                                                   ‫خروجی ‪ Q‬منتقل شود.‬
    ‫اگر در بیشترین تاخیر انتشار مدارات ترکیب ‪ tplogic‬باشد آنگاه طول کالک باید از رابطه زیر تبعیت کند:‬   ‫‪‬‬


                                                          ‫زمان ‪ thold‬محدودیت دیگری را اعمل میکند:‬       ‫‪‬‬


     ‫در مدارات امروزی عمق مدار مربوط به منطق کوتاه است در نتیجه باید مدارات رجیستری حتی االمکان‬         ‫‪‬‬
                                                                              ‫سریعتر ساخته شوند.‬
The C2MOS Register

								
To top