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									             アナ・デジ混載集積回路技術の動向


                      東京工業大学
                     大学院理工学研究科

                             松澤昭

   いくつかの資料は松澤研ホームページhttp://www.ssc.pe.titech.ac.jpから入手できます。



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                                  内容

    •    微細化・低電圧化とアナログ特性
    •    ゲインブースト技術
    •    高速化・低電力化技術
    •    高速ADCの技術動向
             – ISSCC2006より
    • サンプリングミキサー技術
    • フルディジタルPLL
    • ミリ波SoC


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                                 まとめ1
     • ADCの重要性はますます増大
             – デジタル化の持続的進展
             – 新たな用途の拡大
                   –   CMOSイメージセンサ→コラムADC:小面積 高精度
                   –   センサーネットワーク→超低電力:逐次比較の改良
                   –   UWB, 光通信→超高速・低電力
                   –   ソフトウエア無線(マルチバンド・マルチモード)

     • 低電圧化に伴い新たなアーキテクチャ・回路の探索
             –   高速化(スイッチ・比較器)・デジタル回路低電力化
             –   デジタル補正が使いやすい
             –   高SNRは困難→信号容量増大
             –   OPアンプの限界
                 • 低電圧動作の限界
                 • 高利得にしにくい


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                         まとめ2
     • ワイアレスシステムの新たな展開
             – マルチバンド・マルチモード
             – ソフトウエア無線
             – デジタルリッチアーキテクチャ
              • ADCの性能可変
              • 離散時間技術のRF応用
              • 高精度時間検出・制御技術

     • ミリ波SoC開発がスタート
             – 超高速データ伝送:10Gbps
             – 波長短縮によりチップ上に各種回路が搭載可能
             – 位相差給電:ビームフォーミングの実現


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             高速型ADCの動向




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             Comparator-Based Switched-Capacitor Circuits
                   For Scaled CMOS Technologies


                    Todd Sepke1, John K. Fiorenza1, Charles
                    G. Sodini1, Peter Holloway2,
                    Hae-Seung Lee1
                    1 MIT, Cambridge, MA
                    2 National Semiconductor, Salem, NH




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                    背景


 微細化プロセスでは
  ・低電圧動作
  ・トランジスタの固有ゲインの低下
 のため、オペアンプを用いたクローズドループ回路を用いるのは困難




   コンパレータ、スイッチ、キャパシタを用いて、
   オペアンプを用いたクローズドループ回路と同等な信号処理を行う




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                   Comparator-Based Switched-Capacitor



                                                          OPアンプの負帰還回路は
                                                          入力が仮想接地になる。
                                                          出力はVxがVCM漸近するように
                                                          決まる。
                    従来のOPアンプ回路


                                                          コンパレータのディレイが無いと
                                                          仮定すれば、Vx=VCMとなる時点で
                                                          出力が決定される。
                                                          OPアンプの負帰還回路と同様な
                                                          動作が可能。
             Comparator-Based Switched-Capacitor
                          (CBSC)



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             Comparator-Based Switched-Capacitor

実回路では帰還ループにディレイがあるため、VxはVCMからずれる(E1によるチャージ)。
この誤差を補正するため、E2で逆方向に電流を流して真の値に近づける。
このとき、E1よりもE2の傾きを小さくしてループディレイの影響を小さくする。
誤差量は電圧の傾きが一定であると仮定すればオフセットのように見え、
ゲインエラーにはならない。




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                  CBSCを用いたPipeline型ADC
             パイプライン型ADCのオペアンプの換わりにCSBCを用いた。
             C1a=C1bで2倍のゲインが得られる。デジタル出力、アナログ出力関係は
             従来の1.5bit冗長構成となっている。今回は10bit出力。




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                        性能
             今のところ、あまり低電力ではない




                                         N=10bit




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             A 30mW 12b 40MS/s Subranging ADC with a
             High-Gain Offset-Canceling Positive-Feedback
                   Amplifier in 90nm Digital CMOS



                     Yasuhide Shimizu, Shigemitsu Murayama,
                     Kohhei Kudoh,
                     Hiroaki Yatsuda, Akihide Ogawa
                     Sony, Nagasaki, Japan




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                      背景

    コミュニケーションシステムのSoCにおいてADCは重要なブロック。
    SoCの微細化に併せてADCも微細化が求められる。


  微細化プロセスでは
   ・低電圧動作
   ・トランジスタの固有ゲインの低下
  のため、オペアンプを用いたクローズドループ回路を用いるのは困難




  サブレンジングアーキテクチャを用いて高分解能のADCを構成する。


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                                全体構成
                   前段7bit変換                                      低電圧動作のため
                   Coarse ADC(CADC)                              カスコード回路は
                                                                 不使用




                         Pre-Ampの補間動作                    コンパレータオフセットを
                                                         低減させるために高利得
                                                         アンプが必要。
                                                                         ト
                                                                 コンパレータオフセッ
                                                        Voff 
                                                                   アンプ利得




                          後段6.6bit変換                 Positive-Feedback Amplifier
             インターリーブ動作
                          Fine ADC(FADC)                        (PFA)
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             動作タイミング




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             Positive-Feedback Amplifier
                                         Reset時
                                           S1が開、S2, S3が閉。
                                           T3,T4がダイオード接続され、
                                           C1,C2にオフセット電圧がストアされる。
                                           Reset時のゲインは、
                                                                          g m1
                                                               Areset 
                                                                          g m2
                                         Amp時
                                           S1が閉、S2,S3が開。
                                           C2によりDCシフトされながら、
                                           T1,T3及びT2,T4をドライブできる。
                                           更にC1により正帰還がかかる。
                                           Amp時のゲインは
                                                            Aamp  g m1  g m 2 A
                         AはC1とC2の比によって決まる正帰還量と、
                         比較時間の関数。比較時間が長いほどAは大きい。
                        PFAの入力換算オフセットは、
                                    Areset            g m1 g m2                      1
                     Voff _ PFA 
                                    Aamp
                                           Voff 
                                                  g m1  g m2  / A
                                                                     Voff 
                                                                            
                                                                            g m 2  g m 2 2 g m1Voff

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                    PFAの応答
             従来の方法では約15倍の利得しか得られないが、
             PFAを用いることで約200倍の利得が得られ、
             コンパレータオフセットが緩和される。




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             性能測定結果




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                        性能まとめ
             直並列で12bit, 40MHzは立派だが、消費電力はあまり小さくない




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             チップ写真

             面積は大きい




                                   1.98mm




              2.36mm




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  31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging
  ADC

  Pedro M. Figueiredo1, Paulo Cardoso1, Ana Lopes1, Carlos
  Fachada1,
  Naoyuki Hamanishi2, Ken Tanabe2, João Vital1
  1 Chipidea Microelectrónica, Porto Salvo, Portugal
  2 Toshiba, Kawasaki, Japan




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      31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC




   ・2step ADCのFineADCを2インターリーブ動作      ・FADCインターリーブ動作時中,変換動作していないADC
                                      のオフセットキャリブレーションを行う.

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  31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC




             ・Auxiliary Differential Pairがオフセット除去を行う.
             ①CpにVmax or Vminでプレチャージを行う.
             ②Pre-Amplifierの出力スイッチが閉じ,Auxiliary Differential PairのCpからCCALへ
              電荷が移動し,出力が同電位になるような電流量にCCALが制御する.
             ③コンパレータ判定を見ながらチャージ量を調整する.


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    31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC




    ・VIがCADCの判定値に近い場合,コンパレータ確定する時間が長くなってしまう問題を解決したい.
    (a)従来方式:CADCの判定値が0の場合,FADC全体をオフセットするため,セトリングを待たなければいけない.
    (b)提案方式:判定値が0の場合,FADCのα,βブロックのうちβブロックのみ移動する.
      VIがCADCの判定値に近い場合,αブロックの可能性が高いためβブロックのセトリングに時間がかかっても
    問題ない.仮にVIがCADCの判定値から遠い場合は,CADCのコンパレータ確定時間が短くなるため,
    βブロックのセトリングに時間がかかっても問題ない.
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  31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC

        試みは面白いが6ビット程度では並列でも性能・消費電力は変わらない




                                                  0.13mm2




                                 90 nm CMOS 1.2V
                                 SNDR:33.8dB (ENOB of 5.3b)
                                 @ fs=1GHz , fi=502MHz.
                                 The total power consumption: 55mW

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    31.5 A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS

    Shuo-Wei Mike Chen, Robert W. Brodersen
    University of California, Berkeley, CA




             逐次比較はもともと低電力である。
             そこで、これを高速動作させようという試みが始まっている




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             31.5 A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS




  従来方式:                                 ・2インターリーブ電荷再配分型逐次比較ADC(図は1ADC)
  逐次比較ADCはクロックに同期した                     ・ビットサイクル期間はReady Generatorで決定する.
  ビットサイクルで変換を行う.そのため                    Ready Generatorは変換時間のワーストケースに最適化
  高速ADCを実現するためには高速クロックが必要.              されている.
  →回路の複雑化・消費電力増大                        ・Non Binary Capacitor Networkはradix 1.81に設定されて
                                        おり,冗長性を持たせてある.
  提案方式:                                 ・2-Phase clockのスキューを利用し,サンプリング期間と
  ビットサイクル期間をクロックに同期させない.                変換期間を決定する.
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             31.5 A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS




   ・低利得型プリアンプを利用したラッチドコンパレータ                   ・ αCuのように容量の直列接続を利用し
   ・キックバック防止のためプリアンプとラッチはカレント                   radix 1.81を実現する.この構成を用いると,
   ミラーにより接続.                                   入力容量を劇的に低減することが可能になり,こ
                                               の例だと90fFになる.

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             31.5 A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS




               0.13um CMOS
               The total power consumption: 5.3mW
               ENOB of a single ADC: 5.3b @300MS/s, 3.7b@500MS/s.
               FoM:0.22pJ/conversion-step at 600MS/s
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                          まとめ

             逐次比較はOPアンプを用いず、かつ比較器も1つで済む。
             非常に多くの可能性を秘めている。
             ただし、600MHz動作は立派だが、10ビットは欲しい。


                                             0.12mm2




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                 逐次比較で超ローパワーをねらったもの


    12.5 A 25μW 100kS/s 12b ADC for Wireless Micro-
    Sensor Applications

    Naveen Verma, Anantha P. Chandrakasan
    MIT, Cambridge, MA




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    12.5 A 25μW 100kS/s 12b ADC for Wireless Micro-Sensor Applications




 ・電荷再配分型逐次比較ADC
 ・変換終了後はコンパレータ,変換ロジック                  ・12Bitと8Bit変換モードを持ち,各々プリアンプの
 は休止モードに入り,変換信号を待つ.                    段数が異なる.
 →変換周波数に対しパワーがスケーラブル                   ・休止モードをもつコンパレータ


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      12.5 A 25μW 100kS/s 12b ADC for Wireless Micro-Sensor Applications




  ・オフセット補償ラッチを用いることで,プリアンプへの
  ゲイン要求を緩和する.
  ①Auto-Zeroing Phase                     ・サンプリングは差動電圧のみ容量アレイに
  電流源M3,M4をVSRC1=VSRC2になるように校正.           チャージされる.(通常Vinp-VCM,Vinn-VCMが
  オフセットを補償する.                             容量にチャージ)つまり,VCM基準にチャージしない.
  ②Reset-Resolve Phase                    コンパレータのコモン電圧が,VCMよりずれても
   CR1,CR2によりメタステーブル状態を維持                 Auto-Zeroingにより,コンパレータ動作に支障はない.
  SDIFFMDをONにすることでM1,2がアンプ状態に入り           このことによりシングル入力にも対応可能.
  ラッチがかかる.
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     12.5 A 25μW 100kS/s 12b ADC for Wireless Micro-Sensor Applications

                      12b mode




         Total power consumption : 25μW @12b mode,100kS/s                 0.18um CMOS
                                  and decreases linearly towards zero
                                   as the sampling rate is reduced.
         FOM :165fJ/conversion-step. At 500S/s, the power is measured to be 200nW.

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             CMOSイメセン用コラムADC




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                           構成
             いわゆるシングルスロープの参照電圧スイープ型のコラムADC




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                タイミング
             CDSをデジタル領域で行っている




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                        結果

      コラムADCの高性能化により、高感度かつ高速データ転送を可能にした。
      →今後のイメージセンサーの方向性
        ADC性能がイメージセンサー性能を決める




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                   高速ADCの動向まとめ

     • パイプライン型ADCの性能は飽和だが、、、
             – 研究室では消費電力が半分程度になる方式を検討中

     • 低電圧化に伴いOPアンプ離れが進行
             – 比較器をOPアンプ替わりにする
             – 直並列型が復活
              • 研究室では10bitで100MHz以上の変換を検討中
             – 逐次比較の高速化は大きな可能性
              • 研究室では10bitで100MHz以上の変換を検討中
             – CMOSイメセンの性能向上の鍵はADC
              • 研究室では14bit変換を検討中


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             サンプリングミキサー




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               デジタルRFアーキテクチャ
             サンプリングミキサーとスイッチとキャパシタフィルタを用いる

             RF信号をデジタイジングし、ADCまでにフィルター演算を行なう
                                             A. Abidi, 日本情報技術センターセミナー
                                             2005年6月21日




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                  フィルター効果
             フィルターによりADCへの要求性能を緩和する
                                          A. Abidi, 日本情報技術センターセミナー
                                          2005年6月21日




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                                     MTDSM回路図




       K. Muhanmad (TI) et al.
       “All-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth
       Radio in 130-nm CMOS”
       (JSSC Vol.39, No.12, pp. 2278-2291, Dec. 2004)

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                   MTDSM Sub-Blocks




             ○Mix & Sample : Crは8LOづつ切り替える Chは常に接続
             ○Readout : 4つのCrに蓄えた電荷をCbに移す
             ○Charge : キャリブレーション用のプリチャージ

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                                                          Timing Signals
                                                                                  i-8     i-7   i-6   i-5   i-4   i-3   i-2   i-1   i
         s(0)           j-4                                                LO            i-8    i-7   i-6   i-5   i-4   i-3   i-2   i-1   i
      S(0)
                s(0)            j-4                                               LO
                                                                                   LO
         s(1)                 j-3                                          s(0)
      S(1)
                s(1)                  j-3                                         s(0)
                                                                                   S(0)
         s(2)                       j-2
      S(2)                                                                                                         Nクロック
                s(2)                        j-2
         s(3)                             j-1
      S(3)
                s(3)                                j-1
         s(4)                                   j
      S(4)
                s(4)                                      j
         s(5)                                       j+1
      S(5)
                s(5)                                          j+1
         s(6)                                             j+2                            S(0)はLOのNクロック分に相当
      S(6)
                s(6)                                                j+2
         s(7)                                                   j+3
      S(7)                                                                               S(0)~S(7)のクロックは単独で動作
                s(7)                                                      j+3
        SBZ             k-1                     k
      SBZ
                SBZ             k-1                       k
         SAZ
                                                                                         SAZ, SBZが読み出しの切替
      SAZ
                SAZ
        DUMP
      RES
                DUMP
        RESET
     DUMP
                RESET

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                    回路動作(Phase1)




             ChとCrに充電

             Phase1はLO 8クロックに相当


2011/11/24               A. Matsuzawa,Titech   47
                    回路動作(Phase2)




             Crを入れ替え Chはそのまま




2011/11/24              A. Matsuzawa,Titech   48
                回路動作(Phase3)




             同様にCrを入れ替え




2011/11/24         A. Matsuzawa,Titech   49
              回路動作(Phase4)




             同様にCrを入れ替え




2011/11/24       A. Matsuzawa,Titech   50
                    回路動作(Phase5)


                                                         CB
                                                 b
                                                      4C R  C B




              Phase1-4でCrに
                                           Cbへ
             充電した電荷を読出


2011/11/24               A. Matsuzawa,Titech                       51
                 回路動作(Phase6)




             Phase5に同じ



2011/11/24           A. Matsuzawa,Titech   52
              回路動作(Phase7)




             Crに蓄積されている電荷をリセット



2011/11/24        A. Matsuzawa,Titech   53
                回路動作(Phase8)




             キャリブレーションのためのプリチャージ



2011/11/24         A. Matsuzawa,Titech   54
             最初のサンプリング:電流積分の効果

                                                                  f                f 
                                                             sin  
                                                                  f       gm sin    
                                                                                    f   
                                            Qo          f                             
                          g                       gm                 s                s
                    v o  m  v in          v in        fs      f                f
                         2fC                                  
                                                                f     
                                                                        
 gm  v in
                                                                     s

                C                    gm
                    Qo  C  v o          v in                          周波数特性が
                                     2 f                                 デューティ比に依存


                                                                 赤:Ton=1/2
                                                                 青:Ton=1/4
    電流源をサンプリングすることで
    信号の積分ができる。
    (電圧源ではスイッチを開いた最後の電圧
    だけがホールドされる)




2011/11/24                A. Matsuzawa,Titech                                                 55
                                                  1st Sinc Filter
  •    LOクロックN回の移動平均                                                       Nクロック
                                                          LO
                                  N 1
                    wi            uil
                                  l 0

         ui : i番目にサンプリングされた電荷

         wi : Nクロックの間に蓄積された電荷                                         fs              3 fs
                                                                            13dB @          N=8
                    N 1                                              N               2N
             wi    u
                    l 0
                           i l
                                                        dB

                              1  Z N
             W( Z )                  U( Z )
                              1  Z 1
                                          f 
                                  sin  N
                                             
                                          fs 
                                              
              F1stSinc      
                                        f 
                                        f 
                                   sin     
                                          s 

                                                                                 f / fs
2011/11/24                                          A. Matsuzawa,Titech                            56
                                   1st IIR Filter
     • 電荷がChとCrに分割して蓄積
                                    i  Nj
             s j  as j 1  wj    
                                   si  asi  N  wi

                     Ch                                              wj
              a
                   Ch  Cr                                                 切替

        aSj-1 : j-1のときChに蓄積された電荷                                     Ch   Cr    Cr
                                                             aSj-1
        Wj : jのときChとCr注入された電荷

        Sj : jでChとCrに蓄積されている電荷の合計




2011/11/24                             A. Matsuzawa,Titech                           57
                                             1st IIR Filter

                                                                            1  a  f s  2kf s
                                                                  20 log10        @
  dB                                                                       1  a       2N
                                                                  k : 整数



                                                                                      N=8


             fs                 f
             N                  fs
                                              W( Z )                                         1
             si  as i N  wi  S ( Z )           N
                                                        F1stIIR  f / f s  
                                             1  aZ                                                     f 
                                                                                 1  a 2  2a cos  N 2
                                                                                                           
                                                                                                        fs 
                                                                                                            

2011/11/24                                      A. Matsuzawa,Titech                                             58
                                      2nd Sinc Filter
     • Crから読み出し
                           M                                         M
             t j  1  a  s j l    i  ti  1  a  si  Nl
                                          Nj
                                         
                           l 1                                      l 1


                                                                                            tj


                                                              Sj-4     Sj-3   Sj-2   Sj-1
    (1-a)Sj : jでCrに蓄積されている電荷
                                                              Cr
    tj : jで読み出される電荷



2011/11/24                              A. Matsuzawa,Titech                                      59
                                                          2nd Sinc Filter
      dB




                                                                                                                                        3 fs
                                                                                                                  11.3dB @
                                                                                                                                       2 MN




                                                                                                                              N=8
              fs                                     f
                                                                                                                              M=4
             MN                                      fs                                                                               f 
                                                                                                                           sin  MN 
                                                                                                                                          
                       M
                                                           Z N ( 1  Z MN )                                                         fs 
                   s
       ti  1  a 
                       l 1
                              i Nl    T ( Z )  1  a 
                                                               1  Z N
                                                                              S ( Z )  F2 ndSinc  f / f s     1  a 
                                                                                                                                     f 
                                                                                                                            sin  N
                                                                                                                                        
                                                                                                                                     fs 
                                                                                                                                         
2011/11/24                                                      A. Matsuzawa,Titech                                                            60
                               2nd IIR Filter
     • 電荷をCbへ移動

                                          Nj
              y j  by j M  t j        
                                       i yi  byi NM  ti

                     CB
               b
                  4C R  C B                                tj

                                                          4Cr    Cb
                                                                      byj-1
             byj-1 : j-1でCbに蓄積されている電荷

             tj : jでCbに注入される電荷

             yj : jで蓄積される全電荷

2011/11/24                          A. Matsuzawa,Titech                       61
                                                  2nd IIR Filter
         fs
        MN



   dB
                                                                                                 1  b  f s  2kf s
                                                                                       20 log10        @
                                                                                                1  b      2 MN
                                                                                       k : 整数




                                        f / fs
                                                    1                                             1
              yi  by i NM  ti  Y ( Z )                F2 ndIIR  f / f s  
                                               1  bZ MN                                                    f 
                                                                                     1  b 2  2b cos  MN 2
                                                                                                                
                                                                                                             fs 
                                                                                                                 
2011/11/24                                             A. Matsuzawa,Titech                                              62
                                             全体の伝達関数




                             f / fs
                                                                                                          f / fs

                          f                           f   
                     sin  
                          f    
                                           sin  MN 
                                                            
                                                             
                             s   1  a             fs                   1                              1                  1
         Fall    gm
                           f                      f                                   f                              f  Cb
                                                   f 
                                              sin             1  a 2  2a cos  N 2        1  b 2  2b cos  MN 2     
                                                      s 
                                                                                         fs                             fs 
                                                                                                                           


                                                                                                                   Cb: バッファ容量
        電流積分                                                                 1st   IIR               2nd IIR
                                1st Sincと2nd Sinc
2011/11/24                                              A. Matsuzawa,Titech                                                         63
                                    フィルター特性の可変化
          容量比や平均化回数などを変えることによりフィルター特性を可変にできる


           0
                                            W LA N B =10M                        20
                                            Bluetooth B =1M
         -20                                G SM B =200K
                                                                                 0


         -40
                                                                             -20
   Hz




         -60
                                                                             -40           W LA N B =10M




                                                                            dB
                                                                                           Bluetooth B =1M
                                                                                           G S M B =200K
         -80
                                                                             -60


        -100
                                                                             -80


        -120
                                                                            -100
           1.E+05    E+08
                    5.       E+09
                            1.      2.
                                     E+09        E+09
                                                2.             E+09
                                                              3.
                                                                                 E+02 1.
                                                                                1.           E+04 1.
                                                                                       E+03 1.     E+05 1.
                                                                                                         E+06 1.
                                                                                                               E+07 1.     E+09 1.
                                                                                                                     E+08 1.     E+10
                                      dB
                                                                                                             Hz




2011/11/24                                                        A. Matsuzawa,Titech                                                   64
                 サンプリングミキサー技術
  • 今のところまだ成熟していない
       –     設計法が不明確(歪み、ノイズ)
       –     フィルター特性が一次応答
       –     通過帯域が不十分
       –     妨害波の減衰が不十分

  • しかしながら多くの可能性
       – 設計法はこれから
       – 通過帯の設計や応答次数、帯域などはまだ改良可能であろう




2011/11/24             A. Matsuzawa,Titech   65
             ミリ波SoC




2011/11/24   A. Matsuzawa,Titech   66
                         ミリ波応用
             77GHzのミリ波トランシーバ:オンチップアンテナとレンズを集積

                                                0.13um SiGe-CMOS




2011/11/24                A. Matsuzawa,Titech                      67
                         性能
             レンズを用いることにより10数dBの感度アップ




2011/11/24          A. Matsuzawa,Titech   68
              ミリ波フェーズドアレーシステム




             給電位相の変化により電子的にビームフォーミング可能




2011/11/24             A. Matsuzawa,Titech   69
                        構成
               4つの送信部を内蔵
             24GHz, 0.18um CMOS!!




2011/11/24         A. Matsuzawa,Titech   70
             位相差の発生




2011/11/24    A. Matsuzawa,Titech   71
                  ロスの低減
             コプレーナ構造と基板シールドを用いている




2011/11/24         A. Matsuzawa,Titech   72
2011/11/24   A. Matsuzawa,Titech   73
                 ビームフォーミング
        ビームフォーミングは信号強度を上げ、伝送レートを速くするためにも有効




2011/11/24           A. Matsuzawa,Titech     74
             性能まとめ




2011/11/24   A. Matsuzawa,Titech   75
                                 まとめ1
     • ADCの重要性はますます増大
             – デジタル化の持続的進展
             – 新たな用途の拡大
                   –   CMOSイメージセンサ→コラムADC:小面積 高精度
                   –   センサーネットワーク→超低電力:逐次比較の改良
                   –   UWB, 光通信→超高速・低電力
                   –   ソフトウエア無線(マルチバンド・マルチモード)

     • 低電圧化に伴い新たなアーキテクチャ・回路の探索
             –   高速化(スイッチ・比較器)・デジタル回路低電力化
             –   デジタル補正が使いやすい
             –   高SNRは困難→信号容量増大
             –   OPアンプの限界
                 • 低電圧動作の限界
                 • 高利得にしにくい


2011/11/24                      A. Matsuzawa,Titech   76
                         まとめ2
     • ワイアレスシステムの新たな展開
             – マルチバンド・マルチモード
             – ソフトウエア無線
             – デジタルリッチアーキテクチャ
              • ADCの性能可変
              • 離散時間技術のRF応用
              • 高精度時間検出・制御技術

     • ミリ波SoC開発がスタート
             – 超高速データ伝送:10Gbps
             – 波長短縮によりチップ上に各種回路が搭載可能
             – 位相差給電:ビームフォーミングの実現


2011/11/24              A. Matsuzawa,Titech   77

								
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